基于FPGA的數(shù)字幅頻均衡功率放大器的解決方案

　　實(shí)際功率低于這個(gè)值，通過(guò)測(cè)量來(lái)計(jì)算出電路的效率。

　　3 軟件設(shè)計(jì)

　　Altera 提供了基于Matlab、DSP Builder 的數(shù)字濾波器設(shè)計(jì)方法。使用DSP Builder可以方便地在圖形化環(huán)境中設(shè)計(jì)FIR 濾波器，而且濾波器系數(shù)可以通過(guò)Matlab 的濾波器設(shè)計(jì)工具FDATool 計(jì)算完成。本文中采用直接I 型來(lái)實(shí)現(xiàn)該FIR 濾波器。首先設(shè)計(jì)一個(gè)系數(shù)可變的4 階FIR 濾波器節(jié)。然后再通過(guò)不斷的調(diào)用FIR 濾波器節(jié)，級(jí)聯(lián)起來(lái)，從而完成高階濾波器設(shè)計(jì)。

　　4 實(shí)驗(yàn)結(jié)果與結(jié)論

圖4 singaltap 測(cè)試結(jié)果

　　圖 4 為采用嵌入式邏輯分析儀SingalTap 得到的測(cè)試結(jié)果。其中，XIN 為由A/D 采樣得到的輸入信號(hào)，YOUT 為經(jīng)過(guò)均衡程序處理過(guò)的輸出信號(hào)。從輸出YOUT 可明顯觀測(cè)到程序?qū)斎胄盘?hào)作出了補(bǔ)償，去除了噪聲，穩(wěn)定了波形，起到了均衡信號(hào)的作用。本設(shè)計(jì)充分利用 FPGA 在數(shù)字信號(hào)處理上的優(yōu)勢(shì)，在數(shù)字幅度均衡模塊中以FPGA 為平臺(tái)，實(shí)現(xiàn)數(shù)字信號(hào)幅度均衡的高速處理。同時(shí)本設(shè)計(jì)中前級(jí)放大電路不僅可以滿足賽題中的各項(xiàng)指標(biāo)，還可以實(shí)現(xiàn)增益的可選擇性，可以在其他小信號(hào)放大的場(chǎng)合中運(yùn)用。