基于FPGA的恒溫晶振頻率校準(zhǔn)系統(tǒng)的設(shè)計(jì)

　　在XILINX公司FPGA的單元結(jié)構(gòu)中，為了實(shí)現(xiàn)快速的數(shù)學(xué)運(yùn)算設(shè)置了許多專用的進(jìn)位邏輯資源。這些進(jìn)位邏輯的延時(shí)很小，而且它們之間可以相互連接組成進(jìn)位線，可以使用這種專用的進(jìn)位線作為延遲線來實(shí)現(xiàn)時(shí)間內(nèi)插。如圖3所示，設(shè)計(jì)中使用了Spartan-3系列的FPGA中專用的進(jìn)位邏輯逐個(gè)連接組成延遲線，一個(gè)進(jìn)位邏輯由查找表（LUT）、專用選通器(MUXCY)和專用異或門（XORCY）三部分構(gòu)成。其總體結(jié)構(gòu)上類似一個(gè)多位二進(jìn)制加法器,兩個(gè)輸入的各位分別被置為1和0，進(jìn)位信號(hào)沒來時(shí)加法器各位均為1。當(dāng)進(jìn)位信號(hào)到來時(shí)就會(huì)沿著進(jìn)位線一級(jí)一級(jí)地傳輸，加法器每一位輸出值的變化就代表著信號(hào)的延遲信息，時(shí)鐘前沿到達(dá)時(shí)就可以將這些信息鎖存入觸發(fā)器中。圖4是在一個(gè)時(shí)鐘周期的仿真中延遲線單元輸出經(jīng)過的延遲單元的個(gè)數(shù)，進(jìn)行直線擬合后的結(jié)果為：

　　所以延遲線單元的測(cè)量分辨率約為1/8.257 4=0.121 ns.

　　1.4 計(jì)數(shù)器模塊的設(shè)計(jì)

　　圖5簡(jiǎn)單描述了計(jì)數(shù)器模塊的基本構(gòu)造。在計(jì)數(shù)器模塊的設(shè)計(jì)中，使用了Spartan-3系列的數(shù)字時(shí)鐘管理器，主要目的是將晶振時(shí)鐘信號(hào)倍頻后作為計(jì)數(shù)器的工作時(shí)鐘，保證時(shí)鐘周期小于延遲線的總延時(shí)。根據(jù)時(shí)序仿真所確定的延遲線單元的測(cè)量分辨率及長(zhǎng)度參數(shù)，將晶振頻率倍頻為200 MHz。

　　時(shí)鐘前沿附近計(jì)數(shù)器輸出為亞穩(wěn)態(tài)，如果1-pps信號(hào)恰好在這個(gè)時(shí)刻到達(dá)，便會(huì)將錯(cuò)誤的計(jì)數(shù)值鎖存。為了解決這個(gè)問題，模塊中使用數(shù)字時(shí)鐘管理器輸出相位差為180°的兩路時(shí)鐘,分別驅(qū)動(dòng)兩個(gè)計(jì)數(shù)器同時(shí)工作，這樣無論任何時(shí)刻都能保證其中之一的輸出為正確值，之后再對(duì)兩者進(jìn)行判斷選擇。選擇信號(hào)由延遲線單元提供，通過統(tǒng)計(jì)1-pps信號(hào)經(jīng)過延遲單元的個(gè)數(shù)來確定1-pps信號(hào)與時(shí)鐘前沿的時(shí)差，然后輸出select信號(hào)。

　　兩個(gè)計(jì)數(shù)器進(jìn)行循環(huán)計(jì)數(shù)，每個(gè)計(jì)數(shù)器都連接著兩組寄存器，其中一組將GPS秒脈沖信號(hào)作為工作時(shí)鐘；另一組的時(shí)鐘信號(hào)與對(duì)應(yīng)計(jì)數(shù)器的時(shí)鐘相連接，且其使能端與100 kHz分頻信號(hào)相連。當(dāng)GPS秒脈沖和100 kHz信號(hào)到來時(shí)，便會(huì)將計(jì)數(shù)值送入相應(yīng)的寄存器組。這樣可以充分利用FPGA的全局時(shí)鐘資源，使相應(yīng)的寄存器組都使用同一時(shí)鐘，保證寄存器觸發(fā)的同步性。此外，使用循環(huán)計(jì)數(shù)的方式也解決了傳統(tǒng)起停型計(jì)數(shù)器由于啟動(dòng)和停止信號(hào)不滿足建立保持時(shí)間而造成計(jì)數(shù)器輸出錯(cuò)誤的問題。當(dāng)1-pps信號(hào)與100 kHz信號(hào)的前沿都到達(dá)后，中斷單元將輸出中斷信號(hào)，用于通知PicoBlaze軟核讀取測(cè)量結(jié)果。