新聞中心

EEPW首頁(yè) > EDA/PCB > 設(shè)計(jì)應(yīng)用 > FPGA架構(gòu)的功耗(圖)

FPGA架構(gòu)的功耗(圖)

作者: 時(shí)間:2010-08-27 來(lái)源:網(wǎng)絡(luò) 收藏

2 細(xì)粒度電源開關(guān)

可編程邏輯設(shè)計(jì)特有的開銷之一是并非所有片上資源都用于給定的設(shè)計(jì)??墒牵词褂玫馁Y源保持供電狀態(tài),并以漏電的形式增加了總。模塊級(jí)電源開關(guān)可分別關(guān)掉未使用模塊的供電。每個(gè)模塊通過一個(gè)電源開關(guān)耦接到電源。開關(guān)閉合時(shí),該模塊工作。開關(guān)斷開時(shí),該模塊從電源有效斷開,從而使漏電降到1/50~1/100。電源開關(guān)的粒度可以小到單個(gè)CLB和Block RAM。在設(shè)計(jì)中,這些電源開關(guān)可以通過配置比特流進(jìn)行編程,也可由用戶直接控制或通過訪問端口控制。實(shí)際設(shè)計(jì)的基準(zhǔn)測(cè)試結(jié)果表明,細(xì)粒度電源開關(guān)可減少漏電功耗30%。

3 深睡眠模式

便攜電子產(chǎn)品的主要要求之一是器件空閑時(shí)功耗極低或無(wú)功耗。以Xilinx Spartan-3A 為例,該芯片可通過進(jìn)入休眠模式來(lái)達(dá)到此目的,這需要外部控制,蘇醒緩慢,且不能恢復(fù)狀態(tài)。設(shè)計(jì)動(dòng)態(tài)控制上述細(xì)粒度電源開關(guān),令其關(guān)閉所有內(nèi)部模塊供電,僅保留配置和電路狀態(tài)存儲(chǔ)組件為供電狀態(tài)。這樣形成的狀態(tài)是一種深睡眠模式,其漏電功耗為額定功耗的1%~2%,保存狀態(tài),退出此模式僅需數(shù)微秒。

4 異構(gòu)

電路的最高時(shí)鐘頻率取決于其時(shí)序關(guān)鍵型路徑的延遲。非關(guān)鍵型路徑的速度可以較慢而不影響整體芯片性能。在大型系統(tǒng)中,可以有幾個(gè)速度關(guān)鍵型模塊(如處理器中的數(shù)據(jù)通路),其他模塊可以是非關(guān)鍵型(如緩存)。

當(dāng)今的FPGA就功耗和速度而言是相同的;每個(gè)CLB 均有同樣的功耗和速度特性。異構(gòu)可降低功耗,這種包含一些低功耗(同時(shí)也較慢)的模塊,方法是在低功耗模塊中實(shí)現(xiàn)非關(guān)鍵型模塊。這樣做不影響整體芯片性能,因?yàn)闀r(shí)序關(guān)鍵型模塊并未損失性能。

創(chuàng)建異構(gòu)架構(gòu)的一種方法是,分配兩條核心供電軌,即一條高電壓軌(VDDH)和一條低電壓軌(VDDL)。FPGA的每個(gè)器件用嵌入式電源開關(guān)選擇這二者之一,并相應(yīng)采用高速度或低功耗特性。設(shè)計(jì)的詳細(xì)時(shí)序確定之后,電壓選擇便告完成,所以只有非關(guān)鍵型模塊才應(yīng)以VDDL供電。

創(chuàng)建異構(gòu)架構(gòu)的另一種方法是,將FPGA分成不同的區(qū),并將這些區(qū)分別預(yù)制為具有高速度和低功耗特性??梢杂貌煌娫措妷?、不同閾值或通過若干其他設(shè)計(jì)權(quán)衡條件來(lái)實(shí)現(xiàn)這些區(qū)。要避免性能下降,設(shè)計(jì)工具必須將設(shè)計(jì)的時(shí)序關(guān)鍵型器件映像成高速度區(qū),而將非關(guān)鍵型器件映射成低功耗區(qū)。

5 低擺幅信令

隨著FPGA容量增加,片上可編程互連的功耗越來(lái)越大。減少這種通信功耗的一種有效方法是使用低擺幅信令,其中導(dǎo)線上的電壓擺幅比電源電壓擺幅低得多?,F(xiàn)今,低擺幅信令常見于在高電容性導(dǎo)線(如總線或片外鏈接)上進(jìn)行通信的情況。低擺幅驅(qū)動(dòng)器和接收器比CMOS 緩沖器更復(fù)雜,所以占用更多芯片面積。但是,隨著片上互連逐漸成為總體功耗的較大組成部分,低擺幅信令的功耗優(yōu)勢(shì)將證明增加設(shè)計(jì)復(fù)雜性是值得的。當(dāng)然,F(xiàn)PGA用戶不會(huì)看到內(nèi)部信號(hào)電壓的差異。

圖3所示為具有上述某些概念的FPGA架構(gòu),其可編程異構(gòu)架構(gòu)由高速度和低功耗兩個(gè)區(qū)組成。一個(gè)片上功耗模式控制器可管理各種降功耗模式,即深睡眠模式、懸掛模式和休眠模式。在架構(gòu)內(nèi)部,可以用專用的供電開關(guān)關(guān)掉每個(gè)邏輯塊的電源。通過布線架構(gòu)的通信信號(hào)流經(jīng)低擺幅驅(qū)動(dòng)器和接收器,以降低互連功耗。


圖3 具有多種降低功耗解決方案的概念架構(gòu)

結(jié)論
除了目前用于現(xiàn)代FPGA設(shè)計(jì)的能源優(yōu)化方案,一些用戶設(shè)計(jì)決策也可以產(chǎn)生顯著的功耗效益??梢灶A(yù)見,未來(lái)的新技術(shù)中會(huì)有更大膽地遏制功耗的架構(gòu)解決方案,從而使新的FPGA應(yīng)用成為可能。


上一頁(yè) 1 2 3 下一頁(yè)

關(guān)鍵詞: FPGA 架構(gòu) 功耗

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉