FPGA的功耗概念與低功耗設計研究

引言

　　芯片對功耗的苛刻要求源于產(chǎn)品對功耗的要求。集成電路的迅速發(fā)展以及人們對消費類電子產(chǎn)品——特別是便攜式（移動）電子產(chǎn)品——的需求日新月異，使得設計者對電池供電的系統(tǒng)已不能只考慮優(yōu)化速度和面積，而必須注意越來越重要的第三個方面——功耗，這樣才能延長電池的壽命和電子產(chǎn)品的運行時間。很多設計抉擇可以影響系統(tǒng)的功耗，包括從器件選擇到基于使用頻率的狀態(tài)機值的選擇等。

1 FPGA功耗的基本概念

（1） 功耗的組成

　　功耗一般由兩部分組成：靜態(tài)功耗和動態(tài)功耗。靜態(tài)功耗主要是晶體管的漏電流引起，由源極到漏極的漏電流以及柵極到襯底的漏電流組成；動態(tài)功耗主要由電容充放電引起，其主要的影響參數(shù)是電壓、節(jié)點電容和工作頻率，可以用式（1）表示[1]。

（2） 靜態(tài)功耗

　　靜態(tài)功耗主要是由漏電流引起。漏電流是芯片上電時，無論處于工作狀態(tài)還是處于靜止狀態(tài)，都一直存在的電流，來源于晶體管的三個極，如圖1所示。它分為兩部分，一部分來自源極到漏極的泄漏電流ISD，另一部分來自柵極到襯底的泄漏電流IG。漏電流與晶體管的溝道長度和柵氧化物的厚度成反比[2]。

圖1 靜態(tài)功耗的組成

　　源極到漏極的泄漏電流是泄漏的主要原因。MOS管在關斷的時候，溝道阻抗非常大，但是只要芯片供電就必然會存在從源極到漏極的泄漏電流。隨著半導體工藝更加先進，晶體管尺寸不斷減小，溝道長度也逐漸減小，使得溝道阻抗變小，從而泄漏電流變得越來越大，而且源極到漏極的漏電流隨溫度增加呈指數(shù)增長。

（3） 動態(tài)功耗

　　動態(tài)功耗主要由電容充放電引起，它與3個參數(shù)有關：節(jié)點電容、工作頻率和內(nèi)核電壓，它們與功耗成正比例關系。如式（1）所示，節(jié)點電容越大，工作頻率越高，內(nèi)核電壓越大，其動態(tài)功耗也就越高。而在FPGA中動態(tài)功耗主要體現(xiàn)為存儲器、內(nèi)部邏輯、時鐘、I/O消耗的功耗。在一般的設計中，動態(tài)功耗占據(jù)了整個系統(tǒng)功耗的90%以上，所以降低動態(tài)功耗是降低整個系統(tǒng)功耗的關鍵因素。

（4） 降低功耗帶來的好處

① 低功耗的器件可以實現(xiàn)更低成本的電源供電系統(tǒng)。另外，更簡單的電源系統(tǒng)意味著更少的元件和更小的PCB面積，同樣可以降低成本[3]。
② 更低的功耗引起的結溫更小，因此可以防止熱失控，可以少用或不用散熱器，如散熱風扇、散熱片等。
③ 降低功耗可以降低結溫，而結溫的降低可以提高系統(tǒng)的可靠性。另外，較小的風扇或不使用風扇可以降低EMI[3]。
④ 延長器件的使用壽命。器件的工作溫度每降低10 ℃，使用壽命延長1倍。
所以對于FPGA而言，降低功耗的根本在于直接提高了整個系統(tǒng)的性能和質(zhì)量，并減小了體積，降低了成本，對產(chǎn)品有著非常大的促進作用。

（5） 如何降低FPGA功耗

　　FPGA主要的功耗是由靜態(tài)功耗和動態(tài)功耗組成，降低FPGA的功耗就是降低靜態(tài)功耗和動態(tài)功耗。