FPGA的功耗概念與低功耗設(shè)計(jì)研究

　　靜態(tài)功耗除了與工藝有關(guān)外，與溫度也有很大的關(guān)系。一方面需要半導(dǎo)體公司采用先進(jìn)的低功耗工藝來設(shè)計(jì)芯片，降低泄漏電流（即選擇低功耗的器件）；另一方面可以通過降低溫度、結(jié)構(gòu)化的設(shè)計(jì)來降低靜態(tài)功耗。

　　FPGA動(dòng)態(tài)功耗主要體現(xiàn)為存儲(chǔ)器、內(nèi)部邏輯、時(shí)鐘、I/O消耗的功耗。

① 選擇適當(dāng)?shù)?I/O標(biāo)準(zhǔn)可以節(jié)省功耗。I/O功耗主要來自器件輸出引腳連接的外部負(fù)載電容、阻抗模式輸出驅(qū)動(dòng)電路以及外部匹配網(wǎng)絡(luò)的充放電電流?？蛇x擇較低的驅(qū)動(dòng)強(qiáng)度或較低的電壓標(biāo)準(zhǔn)。當(dāng)系統(tǒng)速度要求使用高功率 I/O標(biāo)準(zhǔn)時(shí)，可設(shè)置缺省狀態(tài)以降低功耗。有的I/O標(biāo)準(zhǔn)需要使用上拉電阻才能正常工作，因此如果該 I/O的缺省狀態(tài)為高電平而不是低電平，就可以節(jié)省通過該終結(jié)電阻的直流功耗。
② 當(dāng)總線上的數(shù)據(jù)與寄存器相關(guān)時(shí)，經(jīng)常使用片選或時(shí)鐘使能邏輯來控制寄存器的使能，盡早對該邏輯進(jìn)行“數(shù)據(jù)使能”，以阻止數(shù)據(jù)總線與時(shí)鐘使能寄存器組合邏輯之間不必要的轉(zhuǎn)換。另一種選擇是在電路板上，而不是芯片上，進(jìn)行這種“數(shù)據(jù)使能”，以盡可能減小處理器時(shí)鐘周期。也就是使用 CPLD從處理器卸載簡單任務(wù)，以便使其更長時(shí)間地處于待機(jī)模式[4]。
③ 設(shè)計(jì)中所有吸收功耗的信號(hào)當(dāng)中，時(shí)鐘是罪魁禍?zhǔn)?。雖然時(shí)鐘可能運(yùn)行在 100 MHz，但從該時(shí)鐘派生出的信號(hào)卻通常運(yùn)行在主時(shí)鐘頻率的較小分量（通常為 12%～15%）。此外，時(shí)鐘的扇出一般也比較高。這兩個(gè)因素顯示，為了降低功耗，應(yīng)當(dāng)認(rèn)真研究時(shí)鐘。 首先，如果設(shè)計(jì)的某個(gè)部分可以處于非活動(dòng)狀態(tài)，則可以考慮禁止時(shí)鐘樹翻轉(zhuǎn)，而不是使用時(shí)鐘使能。時(shí)鐘使能將阻止寄存器不必要的翻轉(zhuǎn)，但時(shí)鐘樹仍然會(huì)翻轉(zhuǎn)，消耗功率[4]。其次，隔離時(shí)鐘以使用最少數(shù)量的信號(hào)區(qū)。不使用的時(shí)鐘樹信號(hào)區(qū)不會(huì)翻轉(zhuǎn)，從而減輕該時(shí)鐘網(wǎng)絡(luò)的負(fù)載。合理的布局可以在不影響實(shí)際設(shè)計(jì)的情況下達(dá)到此目標(biāo)。
④ 根據(jù)預(yù)測的下一狀態(tài)條件列舉狀態(tài)機(jī)，并選擇常態(tài)之間轉(zhuǎn)換位較少的狀態(tài)值，這樣就能盡可能減少狀態(tài)機(jī)網(wǎng)絡(luò)的轉(zhuǎn)換量（頻率）。確定常態(tài)轉(zhuǎn)換和選擇適當(dāng)?shù)臓顟B(tài)值，是降低功耗且對設(shè)計(jì)影響較小的一種簡單方法。編碼形式越簡單（如1位有效編碼或格雷碼），使用的解碼邏輯也會(huì)越少[5]。
⑤ 要計(jì)算覆蓋整個(gè)產(chǎn)品生命周期或預(yù)期電池工作時(shí)間內(nèi)所有狀態(tài)下的功耗,要考慮上電、待機(jī)、空閑、動(dòng)態(tài)和斷電等多種狀態(tài)，要計(jì)算最壞情況下的靜態(tài)功耗。

　　在所有降低功耗的措施中，選擇合適的低功耗器件起決定性的作用，帶來的效果是立竿見影的，而且無需花費(fèi)大量的時(shí)間、精力和成本采取額外的措施。所以，選擇一款低功耗的FPGA器件有助于提高產(chǎn)品性能，降低產(chǎn)品成本，提高產(chǎn)品的可靠性。下面介紹Actel公司的低功耗FPGA——IGLOO。

2 低功耗FPGA——IGLOO

　　Actel公司的IGLOO源于ProASIC3系列，保持了ProASIC3原有的所有特性：單芯片、高安全性、高可靠性、高性能、低功耗、低成本等，并對低功耗的特性作了加強(qiáng)。IGLOO器件采用 Flash*Freeze技術(shù)，能夠輕易地進(jìn)入和退出超低功耗模式，該模式下的功耗僅 5 μW，同時(shí)可保存 SRAM和寄存器中的數(shù)據(jù)。Flash*Freeze技術(shù)通過 I/O和時(shí)鐘管理簡化了功率管理，并無需關(guān)斷電壓、I/O或系統(tǒng)層面的時(shí)鐘，進(jìn)入和退出 Flash*Freeze模式所需的時(shí)間少于1 μs。 Actel IGLOO系列以 Flash可重編程技術(shù)為基礎(chǔ)，支持安全的系統(tǒng)內(nèi)可編程功能，因此能在制造的最終階段或應(yīng)用現(xiàn)場快速且容易地進(jìn)行升級(jí)或設(shè)計(jì)更新[6]。

　　IGLOO能夠做到如此低的功耗，主要是由以下幾個(gè)原因決定。

（1） 獨(dú)特的Flash開關(guān)

　　IGLOO采用了低功耗的Flash開關(guān)，如圖2所示。Flash開關(guān)只需要2個(gè)晶體管，而SRAM的開關(guān)至少需要4個(gè)以上的晶體管。更少的晶體管具有更小的容性負(fù)載、更小的漏電流，從而具有更低的功耗。另外，F(xiàn)lash技術(shù)的開關(guān)具有非易失性的特點(diǎn)，使得IGLOO無需配置芯片，從而較SRAM的FPGA少了上電的啟動(dòng)電流和配置電流。一般SRAM的FPGA啟動(dòng)電流都需要幾百mA甚至幾A，配置電流也需要幾十mA，不適合用于電池供電的系統(tǒng)[6]。

圖2 Flash開關(guān)和SRAM開關(guān)的對比