采用VHDL設(shè)計(jì)的全數(shù)字鎖相環(huán)電路設(shè)計(jì)

　　2. 3 　數(shù)控振蕩器的設(shè)計(jì)

　　數(shù)控振蕩器由加/ 減脈沖控制器和除N 計(jì)數(shù)器組成的。加/ 減脈沖控制器其實(shí)是一個(gè)增量―減量計(jì)數(shù)器式DCO。它和環(huán)路濾波器連用。如果在環(huán)路濾波器無(wú)進(jìn)位、錯(cuò)位的時(shí)候,加/ 減脈沖控制器對(duì)時(shí)鐘2NFo 進(jìn)行二分頻。當(dāng)加/ 減脈沖控制的增量輸入端( I = 1) 輸入一個(gè)進(jìn)位脈沖時(shí), 輸出脈沖中通過(guò)該計(jì)數(shù)器內(nèi)部加上一個(gè)時(shí)鐘脈沖。反之,當(dāng)加/ 減脈沖控制的減量輸入端( D = 1) 時(shí)輸入一個(gè)借位脈沖輸出脈沖中就減去一個(gè)時(shí)鐘脈沖。因此通過(guò)借位和進(jìn)位脈沖可以使輸出頻率得到改變, 輸出頻率能被進(jìn)位和借位脈沖的最高頻率控制在一個(gè)給定的范圍內(nèi)。加/ 減脈沖控制器由D 觸發(fā)器和J K 觸發(fā)器構(gòu)成,根據(jù)功能分析,可以設(shè)計(jì)出相應(yīng)的VHDL 程序。其運(yùn)行后仿真波形如圖5 所示:

　　圖5 　加/ 減脈沖控制器仿真波形圖

　　3 　實(shí)驗(yàn)仿真結(jié)果與分析

　　本設(shè)計(jì)中全數(shù)字鎖相環(huán)路采用軟件來(lái)實(shí)現(xiàn)的,通過(guò)用VHDL 語(yǔ)言編寫(xiě)模塊,然后仿真,例化,逐漸由下而上的實(shí)現(xiàn)整個(gè)電路,最終達(dá)到整體仿真下載成功。

　　環(huán)路鎖定( k = 2^5) ,DPLL 系統(tǒng)仿真波形如圖6所示。

　　圖6 　環(huán)路鎖定(取k = 2^5) 時(shí)的仿真波形

　　由仿真波形可以看出, u1 和u2 達(dá)到鎖定狀態(tài)時(shí)的仿真時(shí)間是70us。

　　環(huán)路鎖定( k = 27) 時(shí),DPLL 系統(tǒng)的仿真波形如圖7 所示:

　　圖7 　環(huán)路鎖定(取k = 27) 時(shí)的波形仿真圖

　　在這種情況下, u1 和u2 達(dá)到鎖定狀態(tài)的仿真時(shí)間是180ms。

　　顯然,模k 愈大,環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間越長(zhǎng)。k 取得過(guò)大,對(duì)抑制噪聲、減少相位抖動(dòng)有利,但是同時(shí)又加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。反之, k 取得過(guò)小,可以加速環(huán)路的鎖定,而對(duì)噪聲的抑制能力卻隨之降低。

　　4 　結(jié)語(yǔ)

　　采用VHDL 設(shè)計(jì)全數(shù)字鎖相環(huán)路,具有設(shè)計(jì)靈活,修改方便和易于實(shí)現(xiàn)的優(yōu)點(diǎn),并能夠制成嵌入式片內(nèi)鎖相環(huán)。該類(lèi)數(shù)字鎖相環(huán)路中計(jì)數(shù)器的模數(shù)可以隨意修改,這樣,就能夠根據(jù)不同的情況最大限度地、靈活地設(shè)計(jì)環(huán)路。