新聞中心

EEPW首頁(yè) > EDA/PCB > 設(shè)計(jì)應(yīng)用 > 基于CPLD的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)

基于CPLD的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)

作者: 時(shí)間:2010-03-18 來源:網(wǎng)絡(luò) 收藏

2 系統(tǒng)設(shè)計(jì)
2.1 總體設(shè)計(jì)
系統(tǒng)框圖如圖2所示。


2.2 主要模塊設(shè)計(jì)
(1)波形產(chǎn)生電路模塊。用產(chǎn)生方波、正弦波、三角波和占空比可調(diào)的矩形波,從存儲(chǔ)器讀出波形數(shù)據(jù),把數(shù)據(jù)交給D/A轉(zhuǎn)換器DAC0832進(jìn)行轉(zhuǎn)換得到模擬波形。在內(nèi)部采用層次化設(shè)計(jì)方法產(chǎn)生波形,底層采用硬件描述語(yǔ)言描述波形。
(2)鍵盤控制模塊。用單片機(jī)80C196接8255芯片控制4×5鍵盤,8255得到鍵盤碼,通過中斷服務(wù)程序把鍵盤信息送給單片機(jī)。
(3)LED顯示模塊。用8個(gè)LED數(shù)碼管顯示占空比和頻率值,接口電路簡(jiǎn)單,控制方便。LED數(shù)碼管的質(zhì)量輕,體積小,功耗低,接口簡(jiǎn)單方便可與8位微處理器或控制器相連。
(4)單片機(jī)控制模塊。是系統(tǒng)的主控制器,用于控制其他模塊協(xié)調(diào)工作。該系統(tǒng)程序的代碼比較長(zhǎng),約幾十KB,使用80C196單片機(jī),片內(nèi)有ROM,不必?cái)U(kuò)展外部ROM。
該程序需要較大的RAM,以便進(jìn)行波形存儲(chǔ)、失真度分析等操作。
2.3 參數(shù)計(jì)算
頻率參數(shù)計(jì)算如下:
波形頻率范圍為20 Hz~20 kHz;步進(jìn)為10 Hz。
因?yàn)楦鶕?jù)公式:,因此選取的時(shí)鐘頻率必須為2 MHz。另外要保證20 kHz以上時(shí),取樣點(diǎn)數(shù)都是64點(diǎn),這樣時(shí)鐘頻率必須大于10 MHz。該系統(tǒng)的時(shí)鐘頻率采用80 MHz。綜合考慮,相位累加器的時(shí)鐘頻率fx根據(jù)公式選取,相位累加器位數(shù)為16位,頻率步進(jìn)為。相位增量寄存器為16位,故最高輸出頻率為20 kHz。
D/A轉(zhuǎn)換器的轉(zhuǎn)換時(shí)間為1μs,可以保證在輸出頻率為1 MHz時(shí),輸出64個(gè)樣點(diǎn)。用單片機(jī)輸出控制信號(hào)與數(shù)據(jù),芯片作為系統(tǒng)實(shí)現(xiàn)。
2.4 幅度控制
D/A轉(zhuǎn)換器是實(shí)現(xiàn)幅度可調(diào)和任意輸出的關(guān)鍵,以此來控制信號(hào)發(fā)生器的輸出電壓。D/A轉(zhuǎn)換器中電流的建立時(shí)間將直接影響到輸出的最高頻率。該系統(tǒng)采用的是DAC20832,電流建立時(shí)間為1μs,在最高頻率點(diǎn),一個(gè)周期輸出64個(gè)點(diǎn),可輸出20 Hz~20 kHz的頻率信號(hào)。幅度控制用8位D/A控制,最高峰值為12.7 V,因此幅度分辨率為0.1 V。
2.5 濾波、緩沖輸出電路
D/A轉(zhuǎn)換器輸出后,正弦波通過濾波電路、輸出緩沖電路對(duì)信號(hào)去毛刺,使信號(hào)平滑且具有負(fù)載能力。運(yùn)放選用高速寬帶運(yùn)放TL084,截止頻率約為1 MHz,20 kHz以內(nèi)幅度平坦。
為了保證穩(wěn)幅輸出,選用OCL功放電路,得到的頻率特性好,波形失真小,具有很強(qiáng)大的電流驅(qū)動(dòng)能力。實(shí)際電路測(cè)量結(jié)果表明,當(dāng)負(fù)載為100Ω,輸出電壓峰值為12 V時(shí),帶寬大于20 kHz,幅度變化小于±1/100。

3 調(diào) 試
調(diào)試過程分三大部分:硬件調(diào)試、軟件調(diào)試、軟硬件聯(lián)調(diào)。電路按模塊調(diào)試,各模塊逐個(gè)調(diào)試通過后再聯(lián)調(diào)。單片機(jī)軟件先在最小系統(tǒng)板上調(diào)試,確保外部EPROM和RAM工作正常之后,再與硬件系統(tǒng)聯(lián)調(diào)。
3.1 軟件調(diào)試
該系統(tǒng)的軟件系統(tǒng)很大,全部用80C196來編寫,由于一般仿真器對(duì)196的支持都有一定的缺陷,調(diào)試比較復(fù)雜。除了語(yǔ)法差錯(cuò)和邏輯差錯(cuò)外,當(dāng)確認(rèn)程序沒問題時(shí),通過直接下載到單片機(jī)來調(diào)試。采取的是自上到下的調(diào)試方法,即單獨(dú)調(diào)試好每一個(gè)模塊,然后再連接成一個(gè)完整的系統(tǒng)調(diào)試。
3.2 硬件調(diào)試
(1)CPLD控制電路的調(diào)試。該系統(tǒng)的CPLD采用EPM7128SLC84-15。調(diào)試時(shí),使用存儲(chǔ)示波器顯示CPLD的輸出波形,以發(fā)現(xiàn)時(shí)序與仿真結(jié)果是否有出入,便于找出硬件電路中的故障。
(2)高頻電路抗干擾設(shè)計(jì)。CPLD的時(shí)鐘頻率很高。對(duì)周圍電路有一定影響。這里采取一些抗干擾措施,如盡量縮短引線,減少交叉,使每個(gè)芯片的電源與地之間都接有去耦電容,并將數(shù)字地與模擬地分開、敷銅等。實(shí)踐證明,這些措施對(duì)消除某些引腳上的“毛刺”及高頻噪聲的效果很好。
(3)運(yùn)算放大器的調(diào)試。由于輸出頻率為20 Hz~20 kHz,因此對(duì)放大器的帶寬有一定要求,所以在調(diào)試濾波電路和緩沖輸出電路時(shí),都選擇了高速寬帶運(yùn)放TL084。

負(fù)離子發(fā)生器相關(guān)文章:負(fù)離子發(fā)生器原理
塵埃粒子計(jì)數(shù)器相關(guān)文章:塵埃粒子計(jì)數(shù)器原理


評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉