用中檔FPGA實(shí)現(xiàn)高速DDR3存儲(chǔ)器控制器

DDR3存儲(chǔ)器時(shí)鐘資源和接口模塊

LatticeECP3 FPGA的I/O有專門的電路支持高速存儲(chǔ)器接口，包括DDR、DDR2和DDR3 SDRAM存儲(chǔ)器接口。如圖3所示，ECP3系列還有專用的時(shí)鐘資源，以支持下一代DDR3高速存儲(chǔ)器控制器。邊緣時(shí)鐘（ECLK1，ECLK2）是高速，低相偏的時(shí)鐘，用于時(shí)鐘控制數(shù)據(jù)高速地進(jìn)出器件。在DQS的通道提供時(shí)鐘輸入（DQS）和與該時(shí)鐘相關(guān)的多達(dá)10個(gè)輸入數(shù)據(jù)位。DQSBUF服務(wù)于每個(gè)DQS通道，以控制時(shí)鐘訪問和延遲。DQSDLL支持DQS通道（每個(gè)器件的左側(cè)和右側(cè)都有一個(gè)）。DQSDLL是專門用于構(gòu)建90度時(shí)鐘延遲的DLL?！?

圖3 LatticeECP3 DDR存儲(chǔ)器時(shí)鐘資源

萊迪思的DQS電路包括一個(gè)自動(dòng)時(shí)鐘轉(zhuǎn)換電路，簡(jiǎn)化了存儲(chǔ)器接口設(shè)計(jì)，并確保了可靠的操作。此外，DQS的延遲塊提供了針對(duì)DDR存儲(chǔ)器接口所需的時(shí)鐘對(duì)齊。通過DQS的延遲單元至專用的DQS布線資源，向PAD提供DQS信號(hào)。溫度，電壓和工藝變化對(duì)專用DQS延遲塊產(chǎn)生的差異由設(shè)置的校準(zhǔn)信號(hào)來(lái)補(bǔ)償（7位延遲控制），校準(zhǔn)信號(hào)源于器件對(duì)邊的兩個(gè)DQSDLL。在器件的一半，每個(gè)DQSDLL彌補(bǔ)各自邊的DQS延遲。通過系統(tǒng)時(shí)鐘和專用反饋環(huán)路，對(duì)DLL環(huán)進(jìn)行了補(bǔ)償?！?

LatticeECP3 FPGA的鎖相環(huán)用于生成針對(duì)DDR3存儲(chǔ)器接口時(shí)鐘。例如，對(duì)于一個(gè)400 MHz的DDR3接口，通用鎖相環(huán)用于生成三個(gè)時(shí)鐘：400 MHz的時(shí)鐘，有90 °相移的400 MHz時(shí)鐘和200 MHz時(shí)鐘。有90 °相移的400 MHz時(shí)鐘用于生成DQ和DQS輸出。沒有相移的400 MHz時(shí)鐘用于產(chǎn)生時(shí)鐘（CLKP和CLKN）到DDR3存儲(chǔ)器。200 MHz時(shí)鐘用于生成地址和命令（ADDR/CMD）信號(hào)。該時(shí)鐘的實(shí)現(xiàn)對(duì)客戶是透明的，可用萊迪思的設(shè)計(jì)工具自動(dòng)地實(shí)現(xiàn)。

DDR3所需的寫調(diào)整是通過使用動(dòng)態(tài)延遲輸入至專門的DDR3存儲(chǔ)器接口的模塊，這稱為DQSBUFD模塊。這個(gè)DQSBUFD模塊包含了DQS延遲塊，時(shí)鐘極性控制邏輯和數(shù)據(jù)有效模塊。DDR3所需的寫調(diào)整是通過使用動(dòng)態(tài)延遲（DYNDELAY）輸入DQSBUFD模塊。根據(jù)寫調(diào)整的要求，可以延遲每個(gè)DQS組的輸出。