用中檔FPGA實(shí)現(xiàn)高速DDR3存儲器控制器

對于DDR3存儲器讀接口，當(dāng)存儲器件驅(qū)動DQS為低電平時(shí)，DQS轉(zhuǎn)換檢測塊檢測DQS的過渡情況，并生成讀時(shí)鐘來傳輸數(shù)據(jù)至FPGA。

萊迪思的IPexpress工具可用于生成上面闡述的DDR3存儲器接口塊。通過提供與高速DDR3存儲器接口所需的合適塊，這些在LatticeECP3中預(yù)制的塊使設(shè)計(jì)人員減少了設(shè)計(jì)的復(fù)雜性。

DDR3存儲器控制器

萊迪思提供一個(gè)全功能的DDR3存儲器控制器IP核，接口至符合行業(yè)標(biāo)準(zhǔn)的DDR3元件和DIMM。萊迪思的DDR3存儲器控制器的框圖如圖4所示。萊迪思的存儲器控制器連接到LatticeECP3 的DDR3存儲器接口模塊（IO模塊）和時(shí)鐘電路，針對接口至DDR3存儲器元件和DIMM，為客戶提供現(xiàn)成的解決方案。這個(gè)控制器實(shí)現(xiàn)了一些功能，以改善整個(gè)吞吐量。例如，實(shí)現(xiàn)命令流水線，以改善整體吞吐量。該IP使用有效的分組（bank）管理技術(shù)來并行管理多個(gè)分組。這可以使訪問延遲最小，有利于提高存儲器的帶寬。

使用萊迪思的IPexpress工具，可以生成LatticeECP3 的DDR3存儲器控制器?；贕UI的工具使設(shè)計(jì)人員能夠指定存儲器控制器的參數(shù)（時(shí)鐘頻率、數(shù)據(jù)總線寬度、配置等）以生成DDR3存儲器控制器IP核。設(shè)計(jì)人員可以通過圖形用戶界面定制參數(shù)。例如，圖形用戶界面允許用戶定制存儲器的時(shí)序參數(shù)，并用新的時(shí)序值重新生成存儲器控制器。除了DDR3存儲器控制器IP核之外，還提供仿真模型和測試平臺，這樣設(shè)計(jì)人員可以在將它按裝到電路板上之前，對設(shè)計(jì)進(jìn)行測試。

圖4 萊迪思DDR3存儲器控制器框圖

LatticeECP3 DDR3存儲器控制器已經(jīng)用DDR3存儲器元件和DIMM做了充分的驗(yàn)證。萊迪思還提供了多種硬件評估板，客戶可用于檢查LatticeECP3 DDR3存儲器控制器的操作，接口至任何DIMM的 DDR3元件。LatticeECP3系列是業(yè)界唯一支持DDR3存儲器接口的中檔FPGA，從而針對下一代的系統(tǒng)設(shè)計(jì)，為設(shè)計(jì)人員提供了低成本，低功耗的解決方案。

結(jié)論

系統(tǒng)帶寬的需求繼續(xù)以指數(shù)形式增長。由于DDR3 SDRAM的價(jià)格下降了，DDR3 SDRAM芯片將更廣泛地用于網(wǎng)絡(luò)應(yīng)用。這些增加系統(tǒng)帶寬的要求正在推動著存儲器的接口速度增加，同時(shí)繼續(xù)使成本降低。用中檔的FPGA促進(jìn)穩(wěn)定的高速存儲器接口設(shè)計(jì)是LatticeECP3系列FPGA的主要目標(biāo)。針對下一代存儲器控制器的需要，ECP3的專用、靈活的DDR功能意味著現(xiàn)在設(shè)計(jì)人員有了一個(gè)節(jié)約成本的解決方案。LatticeECP3 DDR3基元與萊迪思的DDR3存儲器控制器IP核的結(jié)合大大降低了DDR3存儲器接口的復(fù)雜性，針對用DDR3實(shí)現(xiàn)下一代系統(tǒng)設(shè)計(jì)，促進(jìn)更快地將產(chǎn)品推向市場。