基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)

作者：時(shí)間：2009-12-28 來源：網(wǎng)絡(luò)

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由于采用微分型超前一滯后型數(shù)字鑒相器，隨機(jī)噪聲會(huì)引起DPD的相位抖動(dòng)，會(huì)生成影響DCO動(dòng)作的控制脈沖，所以對(duì)于DPD輸出的Sign和Sign_ready不能作為直接驅(qū)動(dòng)指導(dǎo)后面DCO的控制信號(hào)，DPD的濾波功能是通過一個(gè)Mod為8的計(jì)數(shù)器來實(shí)現(xiàn)的。當(dāng)Sign_ready為1時(shí)，DPD的Mod開始加減計(jì)數(shù)(Mod復(fù)位后為8)，計(jì)數(shù)的方向由Sign來控制。當(dāng)Sign為1時(shí)，表示本地時(shí)鐘超前于輸入信號(hào)，Mod做加法計(jì)數(shù)，逐次加法直到15，進(jìn)位變?yōu)?，Inset輸出一個(gè)1μs的高電平；同樣，當(dāng)Sign為0時(shí)，表示本地時(shí)鐘超前于輸入信號(hào)，Mod做減法計(jì)數(shù)，逐次加法直到1，借位變?yōu)?，Deduct輸出一個(gè)1μs的高電平。DLF原理圖如圖4所示。

本文引用地址：http://butianyuan.cn/article/191835.htm

由于噪聲和抖動(dòng)一般是無序的，除非噪聲在同一方向出現(xiàn)8次，濾波器才會(huì)輸出誤動(dòng)作。另外Clk_DLF是Clk_DPD的兩倍頻率，有助于提高濾波精度。
2．3 振蕩器結(jié)構(gòu)及其實(shí)現(xiàn)方法
數(shù)控振蕩器，又稱為數(shù)字鐘，它在數(shù)字鎖相環(huán)路中所處的地位相當(dāng)于模擬鎖相環(huán)中的電壓控制振蕩器。它的輸出是一個(gè)脈沖序列，而該輸出脈沖序列的周期受數(shù)字環(huán)路濾波器產(chǎn)生的校正信號(hào)所控制。本次設(shè)計(jì)主要采用加、扣脈沖式DCO，該振蕩器的特點(diǎn)是每一個(gè)鑒相周期輸出本地估算信號(hào)是超前或者滯后于輸入信號(hào)的信息，經(jīng)濾波器處理后輸出加或扣脈沖信號(hào)，以此控制DCO的輸出相位。
DCO根據(jù)DLF輸出的Insert和Deduct來調(diào)節(jié)本地時(shí)鐘，輸出與曼徹斯特碼位信號(hào)同相同頻的時(shí)鐘。另外，DPD和DLF的工作時(shí)鐘也由DCO產(chǎn)生(Clk_DPD和Clk_DLF同相，前者是后者頻率的1／2)，構(gòu)成了DPLL系統(tǒng)閉環(huán)。DCO原理圖如圖5所示。一般DCO分為三個(gè)工作模塊，即高速振蕩器、相位調(diào)節(jié)器和分頻器。由于本次設(shè)計(jì)的特殊性，將DCO劃分為兩個(gè)工作模塊，即將相位調(diào)節(jié)器和分頻器合并，由DLF產(chǎn)生的Insert和Deduct來指導(dǎo)相位調(diào)節(jié)，并輸出系統(tǒng)要求的位信號(hào)時(shí)鐘。

相位調(diào)節(jié)與分頻輸出如圖6所示。
由于之前的DLF的Mod為8，而Clk_DLF的頻率是500 kHz，周期即2μs，所以每次調(diào)節(jié)的相位最小單位為120 ns，20 ns×(5+1)=120ns。DLF在同一方向上接到DPD的Sign信號(hào)4次后動(dòng)作，由于本次項(xiàng)目做曼徹斯特解碼時(shí)，前導(dǎo)碼是32個(gè)，換算成位信號(hào)有64個(gè)，由于曼徹斯特碼是10交替的，故輸入信號(hào)的有效跳變是32次。經(jīng)過多次仿真和實(shí)驗(yàn)，DPLL一般在前25個(gè)前導(dǎo)碼內(nèi)即可穩(wěn)定，穩(wěn)定后在120 ns的范圍內(nèi)跳動(dòng)。

3 鎖相環(huán)路建模及分析
定義如下變量：ts為外加信號(hào)周期；to為反饋信號(hào)周期；p(n)為輸出信號(hào)和外加信號(hào)的相位差。當(dāng)輸出信號(hào)和外加信號(hào)的相位差小于π時(shí)，鑒相特性是線性的，如圖7所示。