模塊化FPGA設(shè)計(jì)在某雷達(dá)接收機(jī)中的應(yīng)用

3．2 FPGA各個(gè)模塊的基本功能
3．2．1 時(shí)鐘產(chǎn)生模塊
時(shí)鐘產(chǎn)生模塊利用系統(tǒng)基準(zhǔn)信號(hào)為整個(gè)系統(tǒng)提供時(shí)鐘信號(hào)，保證系統(tǒng)的同步運(yùn)行，具體如下：為ADC提供采樣信號(hào)；為DSP提供時(shí)鐘信號(hào)；為信號(hào)處理模塊提供時(shí)鐘信號(hào)；為時(shí)間解碼模塊提供時(shí)鐘信號(hào)；為通信控制模塊提供時(shí)鐘信號(hào)。其中，后3類時(shí)鐘信號(hào)為FPGA內(nèi)部信號(hào)，無需輸出。
3．2．2 時(shí)間解碼模塊
時(shí)間解碼模塊利用時(shí)間碼信號(hào)和時(shí)鐘產(chǎn)生模塊送來的時(shí)鐘信號(hào)為整個(gè)系統(tǒng)提供時(shí)間信息和時(shí)基信號(hào)，保證系統(tǒng)在時(shí)間上的同步運(yùn)行，具體如下：接收時(shí)間碼信號(hào)，解碼得到時(shí)間信息；產(chǎn)生與時(shí)間碼信號(hào)對(duì)準(zhǔn)的時(shí)基信號(hào)。
3．2．3 信號(hào)處理模塊
信號(hào)處理模塊接收ADC數(shù)據(jù)，完成信號(hào)處理，包括以下內(nèi)容：信號(hào)的下變頻處理；信號(hào)的濾波抽取處理。
3．2．4 通信控制模塊
通信控制模塊其外部完成與DSP單元、外部設(shè)備的通信；其內(nèi)部完成與時(shí)鐘產(chǎn)生模塊、時(shí)間解碼模塊、信號(hào)處理模塊的通信。
3．3 FP6A各個(gè)模塊設(shè)計(jì)原理及解決方法
3．3．1 各模塊組成
(1)時(shí)鐘產(chǎn)生模塊。時(shí)鐘信號(hào)的產(chǎn)生利用PLL和分頻器，對(duì)基準(zhǔn)信號(hào)進(jìn)行處理得到，設(shè)計(jì)時(shí)應(yīng)注意ADC采樣信號(hào)同相，同時(shí)保證信號(hào)處理模塊時(shí)鐘信號(hào)和FPGA接收的ADC數(shù)據(jù)相差要求的固定值。
(2)時(shí)間解碼模塊。時(shí)間解碼模塊由編碼器、解碼器和分頻鏈組成，時(shí)間碼解碼器的主要作用是譯碼得到秒信號(hào)和時(shí)間信息，分頻鏈路的主要作用是產(chǎn)生與譯碼秒同步的分頻信號(hào)。
(3)信號(hào)處理模塊。信號(hào)處理模塊由A、B兩個(gè)通道組成，兩個(gè)通道結(jié)構(gòu)相同，分別處理兩個(gè)點(diǎn)頻的中頻信號(hào)；每個(gè)通道又由和信號(hào)和差信號(hào)兩個(gè)子通道組成，兩個(gè)子通道都是數(shù)字下變頻器(DDC)，其結(jié)構(gòu)相同，分別處理和／差兩路信號(hào)。原理框圖如圖4所示。

對(duì)于每個(gè)通道而言，和信號(hào)的處理結(jié)果分為一次抽取結(jié)果和二次抽取結(jié)果(每個(gè)結(jié)果又包含同相和正交兩路)，分別用于信號(hào)頻譜識(shí)別和環(huán)路跟蹤；差信號(hào)的處理結(jié)果為二次抽取結(jié)果，同相和正交兩路信號(hào)分別對(duì)應(yīng)于方位和俯仰角誤差信號(hào)。
子通道實(shí)質(zhì)上是一個(gè)數(shù)字接收信號(hào)處理器，原理圖如圖5所示。其基本功能是數(shù)字下變頻和數(shù)據(jù)降速率處理，它由數(shù)控振蕩器、數(shù)字下變頻器和兩級(jí)積分梳狀抽取濾波器組成。信號(hào)進(jìn)入后，首先進(jìn)行下變頻，得到正交的兩路基帶信號(hào)I和Q，然后分別對(duì)這兩路信號(hào)進(jìn)行濾波和抽取，降低數(shù)據(jù)速率，以滿足后續(xù)處理的要求。

信號(hào)處理模塊一共有4個(gè)子通道，共形成8個(gè)數(shù)據(jù)準(zhǔn)備好信號(hào)，但考慮到各個(gè)子通道由同一個(gè)時(shí)鐘信號(hào)同步，并且在復(fù)位信號(hào)(ACLR)過后開始工作，因此選擇通道A的和信號(hào)子通道一次和二次抽取數(shù)據(jù)準(zhǔn)備好信號(hào)作為整個(gè)信號(hào)處理模塊數(shù)據(jù)準(zhǔn)備好信號(hào)。