基于Verilog HDL的DDS設計與仿真

直接數(shù)字頻率合成技術(Direct Digital Synthesize，DDS)是繼直接頻率合成技術和鎖相式頻率合成技術之后的第三代頻率合成技術。它采用全數(shù)字技術，并從相位角度出發(fā)進行頻率合成。隨著微電子技術和數(shù)字集成電路的飛速發(fā)展，以及電子工程領域的實際需要，DDS日益顯露出優(yōu)于傳統(tǒng)頻率合成技術的一些性能，高分辨率、極短的頻率切換時間、相位噪聲低、便于集成等，逐步成為現(xiàn)代頻率合成技術中的佼佼者。

目前，DDS的設計大多是應用HDL(Hardware Description Language)對其進行邏輯描述。整個設計可以很容易地實現(xiàn)參數(shù)改變和設計移植，給設計者帶來很大的方便。Verilog HDL就是其中一種標準化的硬件描述語言，它不僅可以進行功能描述，還可以對仿真測試矢量進行設計。Altera公司開發(fā)的QuartusⅡ設計軟件，提供了Verilog HDL的設計界面以及編譯平臺，并且該公司還集成了可供程序下載的FPGA器件CYCLONEⅡ系列芯片，這樣大大縮短了DDS的設計周期。

1 DDS的設計原理

DDS的原理圖如圖1所示。DDS實現(xiàn)頻率合成主要是通過查表的方式進行的。

正弦查詢表是一個只讀存儲器(ROM)，以相位為地址，存有1個或多個按0°～360°相位劃分幅值的正弦波幅度信息。相位累加器對頻率控制字進行累加運算，若需要還可以加入相位控制字，得到的結果作為正弦波查詢表的地址。正弦查詢表的輸出為數(shù)字化正弦幅度值，通過D／A轉換器轉化為近似正弦波的階梯波，再通過低通濾波器濾除高頻成分和噪聲最終得到一個純正度很高的正弦波。

1.1 建模

如圖2所示正弦波y=sin(2πx)，若以f量化的量化頻率對其幅度值進行量化，一個周期可以得到M=f量化個幅度值。將這些幅度值按順序存入到ROM。相位累加器在參考時鐘的驅動下，每來1個脈沖，輸出就會增加1個步長相位增量X，輸出數(shù)據(jù)作為地址送入ROM中，讀出對應的幅度值形成相應的波形。

1.2 參數(shù)設定

DDS輸出信號頻率：

其中，X為頻率累加器設定值；N為相位累加器位數(shù)；fc為參考時鐘頻率。

例如，假定基準時鐘為200 MHz，累加器的位數(shù)為32，頻率控制字X為：

0x08000000H，即為227，則：

再設定頻率控制字X為0x80000000H，即為231，則：

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