基于SOPC的低電壓電泳芯片系統(tǒng)平臺(tái)設(shè)計(jì)

　　待分離組分在協(xié)處理器CPU2、負(fù)壓進(jìn)樣、運(yùn)動(dòng)電壓控制等電路模塊作用下，經(jīng)進(jìn)樣通道、分離通道到達(dá)電導(dǎo)檢測處，在電泳信號(hào)采集電路的采集下，送到主處理器CPU1處理器，CPU1處理后，發(fā)送相應(yīng)控制命令到協(xié)處理器CPU2以及通過信號(hào)輸出模塊將電泳信號(hào)送到PC機(jī)。協(xié)處理器CPU2得到命令后，對進(jìn)樣、運(yùn)動(dòng)電壓控制等模塊進(jìn)行相應(yīng)控制，實(shí)現(xiàn)進(jìn)樣、運(yùn)動(dòng)電壓控制輸出以及操作控制數(shù)據(jù)的通信等基本操作。而主處理器CPU1及其電泳信號(hào)采集及處理模塊則實(shí)現(xiàn)基于Avalon流模式的高速信號(hào)采集、電泳信號(hào)預(yù)處理子以及上、下位機(jī)數(shù)據(jù)通訊處理等。在系統(tǒng)中SDRAM用于存放臨時(shí)數(shù)據(jù), 閃速存儲(chǔ)器flash 用于存放固定數(shù)據(jù)和程序，操作控制輸入電路則用來實(shí)現(xiàn)對系統(tǒng)的控制。
　　系統(tǒng)硬件設(shè)計(jì)中,采用SOPC Builder配置生成片上系統(tǒng)。SOPC Builder是功能強(qiáng)大的基于圖形界面的片上系統(tǒng)定義和定制工具。SOPC Builder庫包括處理器和大量的IP核及外設(shè)。根據(jù)應(yīng)用的需要, 本系統(tǒng)選用NiosII/f Processor*2、JTAG、UART、On-Chip-Memory、DMA、Interval timer、Parallel PIO、Avalon Tri-State Bridge、SDRAM controller*2，由宏塊生成的片上雙口ARM以及自己定義的運(yùn)動(dòng)電壓控制IP和基于Avalon流模式的電泳信號(hào)采集IP接口等。對這些模塊配置完成后,使用SOPC Builder進(jìn)行系統(tǒng)生成。SOPC Builder自動(dòng)產(chǎn)生每個(gè)模塊的HDL 文件,同時(shí)自動(dòng)產(chǎn)生一些必要的仲裁邏輯,協(xié)調(diào)系統(tǒng)中各部件的工作。

　　3.2 系統(tǒng)硬件模塊的設(shè)計(jì)

　　3.2.1 低電壓運(yùn)動(dòng)控制模塊設(shè)計(jì)

　　低電壓運(yùn)動(dòng)控制模塊主要由CPU2來控制，其主要功能是對64路電極對供電電源施加的次序進(jìn)行控制，其實(shí)質(zhì)就是CPU1檢測電泳信號(hào)后，發(fā)送相應(yīng)標(biāo)志控制字到CPU2，CPU2依據(jù)標(biāo)志控制字實(shí)現(xiàn)對由8片MAX306多路模擬開關(guān)陣列進(jìn)行地址譯碼，而后將電極供電電壓加到相應(yīng)的正負(fù)電極對上。其低電壓運(yùn)動(dòng)控制模塊硬件電路結(jié)構(gòu)圖見圖3所示，其中D0~D7與EN0~EN7分別是電極模擬開關(guān)陣列地址選擇及片選使能控制。

圖3 低電壓運(yùn)動(dòng)控制模塊硬件電路結(jié)構(gòu)圖

　　3.2.2 基于Avalon流模式的電泳信號(hào)采集控制器設(shè)計(jì)

　　本系統(tǒng)，設(shè)計(jì)了圖4所示基于Avalon流模式電泳信號(hào)采集控制器的硬件接口。該控制器由電泳信號(hào)采集控制接口；FIFO存儲(chǔ)器（利用FPGA中的宏塊生成）；Avalon Streaming Port接口3部分組成，其中電泳信號(hào)采集控制接口實(shí)現(xiàn)前級(jí)電泳信號(hào)調(diào)理電路中的高速16位ADC（MAX195）與FIFO之間的邏輯控制；FIFO實(shí)現(xiàn)輸出的高速數(shù)據(jù)流與外部總線接口的傳輸速度匹配；Avalon Streaming Port接口實(shí)現(xiàn)FIFO輸出與Avalon總線的無縫連接。

圖4 基于Avalon流模式電泳信號(hào)采集控制器IP核的硬件結(jié)構(gòu)圖

　　3.2.3 主從結(jié)構(gòu)的CPU架構(gòu)