CVSD算法分析及其在FPGA中的實(shí)現(xiàn)

3 CVSD算法在FPGA中的實(shí)現(xiàn)
3．1 硬件實(shí)現(xiàn)框圖
考慮到實(shí)際需求，采用了通用性較強(qiáng)的A／D，D／A元器件和FPGA器件。該硬件可以同時(shí)實(shí)現(xiàn)3路CVSD編譯碼算法，一路采用FPGA(XC3S1500)實(shí)現(xiàn)，兩路采用專用芯片實(shí)現(xiàn)；同時(shí)編譯碼之間可以通過(guò)FPGA內(nèi)部邏輯控制互相通信。在FPGA內(nèi)設(shè)計(jì)實(shí)現(xiàn)了CVSD編譯碼算法，在該器件內(nèi)融合多種控制功能，可以在線編程、方便調(diào)試。

音頻信號(hào)在進(jìn)行A／D采樣之前，為了防止帶外信號(hào)進(jìn)入，首先進(jìn)行低通濾波；再通過(guò)高倍時(shí)鐘進(jìn)行采樣得到數(shù)字信號(hào)進(jìn)入FPGA進(jìn)行編譯碼處理。譯碼過(guò)后的信號(hào)通過(guò)D／A輸出模擬信號(hào)，該信號(hào)再經(jīng)過(guò)低通濾波器后輸出，得到音頻信號(hào)。

3．2 CVSD算法實(shí)現(xiàn)框圖
在FPGA內(nèi)部算法實(shí)現(xiàn)上，采用了“自頂向下”的設(shè)計(jì)方法，即根據(jù)要求的功能先設(shè)計(jì)出頂層的原理圖，該圖由若干個(gè)功能模塊組成。再把各個(gè)模塊細(xì)化為子模塊，各子模塊的功能采用電路圖實(shí)現(xiàn)，也可用硬件描述語(yǔ)言實(shí)現(xiàn)。設(shè)計(jì)中頂層采用原理圖實(shí)現(xiàn)，子模塊采用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)，利用ISE自帶的IP Core乘法器，經(jīng)過(guò)綜合和優(yōu)化等過(guò)程，最終將程序下載到芯片中，使用在線邏輯分析儀ChipScope Pro進(jìn)行邏輯和功能測(cè)試分析。

3．3 CVSD算法的仿真
以正弦單音輸入信號(hào)為例，利用信號(hào)源產(chǎn)生信號(hào)幅度O．5 Vpp，頻率fin(t)=1 kHz的正弦信號(hào)作為測(cè)試信號(hào)，在FPGA中利用高倍時(shí)鐘產(chǎn)生fs(t)=64 kHz的采樣時(shí)鐘。對(duì)輸入A／D的音頻信號(hào)采用專用低通濾波芯片進(jìn)行了濾波。D／A輸出的信號(hào)包含了許多不必要的高次諧波分量，因此也采用低通濾波器對(duì)其進(jìn)行了平滑濾波。