基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及 模擬信號(hào)處理的設(shè)計(jì)

3．2 外部信號(hào)采集
外部電路對(duì)CCD信號(hào)采集主要包括除噪和A／D轉(zhuǎn)換，前者是為了在不損失圖像細(xì)節(jié)的前提下盡可能消除噪聲和干擾，以獲取高質(zhì)量的圖像；后者則是為了完成對(duì)輸出信號(hào)的數(shù)字化，以便進(jìn)一步進(jìn)行軟件處理。
傳統(tǒng)CCD除噪和A/D轉(zhuǎn)換是采用分立電路來完成對(duì)輸出信號(hào)的數(shù)字化處理，對(duì)于高速采集系統(tǒng)而言，傳統(tǒng)方法顯然滿足不了要求。為了簡(jiǎn)化電路設(shè)計(jì)、提高系統(tǒng)可靠性，這里采用單片集成的CCD模擬信號(hào)的預(yù)處理芯片AD9826來完成CDS及A／D轉(zhuǎn)換。該芯片內(nèi)部集成了CDS電路和16位20MHz A／D轉(zhuǎn)換器。而AD9826輸出只有8位，因此采用分時(shí)輸出高8位和低8位的方法來實(shí)現(xiàn)16位數(shù)據(jù)的輸出．方框圖如圖3所示。由于AD9826對(duì)輸入信號(hào)幅值的要求可以達(dá)到4V，而未經(jīng)處理的TCDl501D輸出信號(hào)幅值為3 V左右，其中還有一個(gè)接近5 V的直流分量，需用一個(gè)差分放大器消除直流后，再放大才能接到AD9826的輸入端，實(shí)現(xiàn)對(duì)CCD輸出信號(hào)不失真的進(jìn)行處理。AD9826的CDSCLK時(shí)序驅(qū)動(dòng)脈沖由FPGA產(chǎn)生，串口的配置可通過單片機(jī)或DSP寫入。

4 時(shí)序設(shè)計(jì)及波形仿真
通過對(duì)TCDl50lD的驅(qū)動(dòng)脈沖及時(shí)序關(guān)系的分析，下面將用ALTERA公司的Quartus II 7．2作為開發(fā)平臺(tái)，對(duì)各路時(shí)序進(jìn)行相關(guān)的設(shè)計(jì)及仿真。Quartus II 7．2開發(fā)系統(tǒng)是一種全集成化的可編程邏輯設(shè)計(jì)環(huán)境，它支持硬件描述語(yǔ)言(VHDL)、狀態(tài)圖及原理圖3種輸入方式，設(shè)計(jì)包括4個(gè)階段：設(shè)計(jì)輸入；設(shè)計(jì)實(shí)現(xiàn)；設(shè)計(jì)驗(yàn)證和器件編程。其原理輸入方式簡(jiǎn)單直觀，而硬件描述語(yǔ)言輸入方式的優(yōu)點(diǎn)是可移植性和可讀性好，因而系統(tǒng)采用VHDL語(yǔ)言的輸入方式。
4．1 TCDl501D時(shí)序設(shè)計(jì)及仿真
系統(tǒng)所選的基準(zhǔn)時(shí)鐘為100 MHz，工作頻率為10 MHz。依據(jù)TCDl501D驅(qū)動(dòng)時(shí)序要求，采用硬件編程語(yǔ)言(VHDL)的輸入方式，設(shè)計(jì)出各脈沖產(chǎn)生的程序。各項(xiàng)驅(qū)動(dòng)脈沖均由基準(zhǔn)時(shí)鐘分頻產(chǎn)生。其脈沖參數(shù)分別為：φl=φ2=5 MHz，占空比為1：1，波形為方波，φ1、φ2在并行轉(zhuǎn)移時(shí)有一個(gè)大于SH高電平的寬脈沖，脈寬為2000 ns；復(fù)位脈沖RS=10MHz：占空比為3：2，波形為方波；SH在轉(zhuǎn)移時(shí)的寬脈沖為1000 ns；箝位脈沖CP和采樣保持脈沖SP分別為RS脈沖的延遲。正確編譯后，最后通過波形仿真，得到TCDl501D驅(qū)動(dòng)時(shí)序的仿真波形圖，仿真結(jié)果如圖4所示，其中FlB、F2B分別表示移位脈沖φ1、φ2，圖中+2．011885 μs線表示相對(duì)于25．446 ns的基準(zhǔn)線偏移量，可知F1B寬脈沖幾乎為2 000 ns，能滿足器件手冊(cè)的要求。同理，可判定其他驅(qū)動(dòng)脈沖也滿足要求。