基于FPGA的線陣CCD驅(qū)動(dòng)時(shí)序及 模擬信號處理的設(shè)計(jì)

4．2 AD9826時(shí)序設(shè)計(jì)及仿真
通過對AD9826單通道CDS采樣時(shí)序分析，結(jié)合TCDl501D輸出信號的特點(diǎn)，設(shè)計(jì)出正確合理的CDS驅(qū)動(dòng)時(shí)序是保證該器件正常工作的基礎(chǔ)。充分利用硬件編程語言(VHDL)的優(yōu)點(diǎn)，產(chǎn)生各項(xiàng)時(shí)序。依據(jù)TCDl501D輸出信號OS的時(shí)序要求及AD9826對CDS的要求，可設(shè)定各脈沖的參數(shù)為：主時(shí)鐘為100 MHz，CDSCLK1=CDSCLK2=10 MHz，占空比為l：4，兩次采樣間隔為40 ns，均為下降沿采樣；AD―CCLK=10MHz，占空比為1：l，低電平有效。編譯后通過波形仿真的結(jié)果如圖5所示，其中12．211 ns線為基準(zhǔn)，+100．62ns線為相對基準(zhǔn)線的偏移量，可知CDSCLKl周期為100 ns，滿足器件手冊中所規(guī)定的要求。

5 結(jié)語
通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時(shí)序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅(qū)動(dòng)時(shí)序及AD9826的采樣時(shí)序進(jìn)行了設(shè)計(jì)及結(jié)果仿真，使CCD的驅(qū)動(dòng)變得簡單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對其他CCD時(shí)序驅(qū)動(dòng)及后續(xù)處理提供了一定的參考價(jià)值。