基于CPLD的高幀頻CMoS相機(jī)驅(qū)動(dòng)電路設(shè)計(jì)

整幀圖像輸出需要128個(gè)時(shí)鐘周期。隨后將1。5通道合并成一路50 bit數(shù)據(jù)：6～10通道合并成一路50 bit數(shù)據(jù)，分別緩存在兩個(gè)數(shù)據(jù)FIF0中．每個(gè)FIFO的容量為128 KxS0bit．并將上述兩路信號(hào)傳輸給FPGA進(jìn)行并．并轉(zhuǎn)換，最后輸m一路10 bit并行圖像數(shù)據(jù)。
2．2．2 FIFO讀寫控制
由于M’F9M413每個(gè)時(shí)鐘周期可同時(shí)輸出100位數(shù)據(jù)，必須經(jīng)過FPGA并。并轉(zhuǎn)換。轉(zhuǎn)換成10位數(shù)據(jù)供LV：DS數(shù)據(jù)采集卡使用。為了避免丟失高速數(shù)據(jù)，必須在中間加入數(shù)據(jù)緩存器。該系統(tǒng)設(shè)計(jì)選用兩片128 KxS0 bit的FIFO。它是一種高速、低功耗的先入先出型緩存器。
2．2．3 基于VHDL硬件電路的實(shí)現(xiàn)
VHDL硬件描述語(yǔ)言支持自上而下的設(shè)計(jì)方法。根據(jù)自上而下的設(shè)計(jì)方法，確定輸入／輸出信號(hào)，同時(shí)根據(jù)時(shí)序劃分功能模塊，然后把所有的輸入／輸出信號(hào)分配到各個(gè)功能模塊中，每個(gè)功能模塊分別進(jìn)行VHDL設(shè)計(jì)輸入、功能仿真、后仿真。在各個(gè)功能模塊實(shí)現(xiàn)各自功能后，例化到頂層設(shè)計(jì)中，完成頂層的VHDL設(shè)計(jì)輸入、功能仿真、綜合、后仿真。直至達(dá)到設(shè)計(jì)要求。部分VHDL硬件捕述如圖4所示，其中R1是幀計(jì)數(shù)，R2是行計(jì)數(shù)?？偲毓鈺r(shí)間的計(jì)算公式如下：總曝光時(shí)間=Rl×行周期×l 024+(1 023一R2)×行周期。

3 結(jié)語(yǔ)
該系統(tǒng)沒計(jì)根據(jù)CMOS的時(shí)序要求．經(jīng)仿真調(diào)試能夠產(chǎn)生相應(yīng)的驅(qū)動(dòng)脈沖和偏置電壓，并通過遙控?cái)?shù)據(jù)的注入，實(shí)現(xiàn)了曝光時(shí)間的可調(diào)控制。