5 Gsps高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
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從圖3(a)中的數(shù)據(jù)可以看出，各個通道均以約定的格式輸出，說明ADC與FPGA之間數(shù)據(jù)接口已經(jīng)準(zhǔn)確連通。圖3(b)，輸入正弦信號時用BUS PLOT工具將抓取到的數(shù)據(jù)實(shí)時畫圖，得到的波形平滑，計(jì)算其信噪比為42．9 dB，由式(2)計(jì)算得到ADC的有效位數(shù)為6．6 bit。實(shí)測表明，AD9520輸出的2．5 GHz時鐘以及EV8AQ160均具有較高的性能，整體指標(biāo)達(dá)到設(shè)計(jì)要求。
2)上位機(jī)數(shù)據(jù)結(jié)果顯示
用戶應(yīng)用窗口程序的設(shè)計(jì)是在Visual Studio 2008環(huán)境下進(jìn)行的，內(nèi)部通過調(diào)用WinDriver提供的API函數(shù)及已編寫的驅(qū)動函數(shù)，可以打開、查看、配置和關(guān)閉該P(yáng)CI Express硬件設(shè)備。將系統(tǒng)配置為5 Gsps采樣率的工作模式，用TeeChart畫出實(shí)時采集到的波形，如圖4所示，表明系統(tǒng)實(shí)現(xiàn)了數(shù)據(jù)的實(shí)時采集存儲功能。本文引用地址：http://butianyuan.cn/article/193738.htm
3 結(jié)束語
采用FPGA作為數(shù)據(jù)采集系統(tǒng)的控制核心，使用FPGA內(nèi)部資源或者外部DDR3實(shí)現(xiàn)數(shù)據(jù)的緩沖存儲，充分利用系統(tǒng)資源，便于調(diào)試和修改。實(shí)現(xiàn)了5 Gsps實(shí)時采樣率、8 bits采樣精度的高速實(shí)時數(shù)據(jù)采集系統(tǒng)。在完成電路的軟件和硬件設(shè)計(jì)以后，通過對ADC和時鐘進(jìn)行測試以及上位機(jī)控制界面采集信號的波形顯示，結(jié)果表明該系統(tǒng)可以穩(wěn)定地工作，滿足設(shè)計(jì)要求。
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