5 Gsps高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
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在本設(shè)計(jì)中，ADC工作在單通道模式下，DMUX1：2輸出，輸出數(shù)據(jù)寬度為64位，數(shù)據(jù)輸出率為625 Msps，輸出數(shù)據(jù)的同時(shí)輸出312．5 MHz同步采樣時(shí)鐘，F(xiàn)PGA在該時(shí)鐘的上升沿和下降沿采集數(shù)據(jù)。
由于探測器、信號源等輸出的信號通常為單端信號，而ADC的模擬輸入端為差分形式，在其前端加入BALUN型高頻變壓器，不僅實(shí)現(xiàn)了單端輸入到差分輸入的轉(zhuǎn)換，還起到了隔離、抑制外部噪聲引入等功能。
高速ADC的8路輸出均屬于高速數(shù)字信號，而其輸入信號為模擬信號，因此在進(jìn)行電路設(shè)計(jì)時(shí)，要考慮ADC的布局、模擬信號走線、數(shù)據(jù)信號走線以及其采樣時(shí)鐘走線，還有時(shí)鐘布局和FPGA的接口等，確保所涉及的系統(tǒng)完全滿足信號完整性的規(guī)范要求，如振鈴、反射、串?dāng)_和電磁干擾等。
本設(shè)計(jì)使用Mentor Graphics的PADS軟件對高速模數(shù)信號PCB板進(jìn)行設(shè)計(jì)，根據(jù)上面提出的信號完整性和電磁兼容問題，并結(jié)合本設(shè)計(jì)的實(shí)際情況，主要進(jìn)行如下設(shè)計(jì)：
1)合理布局：采用具有獨(dú)立的地平面和電源層的多層電路板，并按照電路功能，對器件進(jìn)行分塊布局，模擬電路采用平面技術(shù)和網(wǎng)狀屏蔽技術(shù)。
2)合理的信號走線：ADC的模擬輸入信號走線旁邊不能有別的走線；其輸出的數(shù)據(jù)信號和時(shí)鐘信號盡可能遠(yuǎn)離時(shí)鐘電路模塊，為保證采樣時(shí)鐘信號與數(shù)據(jù)信號同步，走線時(shí)讓它們都經(jīng)歷相同的延遲，此外還能保證其時(shí)序的一致性，從而消除了走線延時(shí)對后端數(shù)據(jù)接收的影響。在布線條件允許范圍內(nèi)，輸出的同一路數(shù)據(jù)信號線按照最短路徑布線原則在同一電路層上走線，差分對與差分對之間的距離要盡量拉大，或者盡可能地減少相鄰傳輸線間的累積平行距離，以減小串?dāng)_。時(shí)鐘輸入信號作為模擬信號處理，遠(yuǎn)離任何模擬輸入和數(shù)字信號。
3)所有高速信號和時(shí)鐘信號盡量走在內(nèi)層。在獲得相同目標(biāo)特征阻抗的情況下，應(yīng)該將布線層與參考平面(地平面與電源層)間的介質(zhì)層盡可能的薄，這樣就加大了傳輸線與參考平面間的耦合度，減少相鄰傳輸線間的耦合。
2．2 采樣時(shí)鐘電路設(shè)計(jì)及其完整性分析
時(shí)鐘信號的質(zhì)量是決定采樣系統(tǒng)性能的關(guān)鍵因素，也是高速數(shù)據(jù)采集系統(tǒng)的一個(gè)難點(diǎn)。反映時(shí)鐘質(zhì)量的指標(biāo)主要有兩個(gè)：相位噪聲和相位抖動。在高速、高分辨率的ADC電路中，采樣時(shí)鐘的抖動必然造成時(shí)基采樣點(diǎn)的偏離，從而導(dǎo)致系統(tǒng)整體性能的下降，主要表現(xiàn)在對ADC采集數(shù)據(jù)信噪比和有效位數(shù)的影響上。
采樣時(shí)鐘完整意義上的抖動應(yīng)包含時(shí)鐘源孔徑抖動、時(shí)鐘驅(qū)動器件的孔徑抖動以及ADC自身的孔徑抖動。ADC自身的孔徑抖動是一個(gè)常數(shù)，通常會在器件手冊中作為一項(xiàng)重要指標(biāo)給出，時(shí)鐘驅(qū)動器件引入的時(shí)鐘的孔徑可以通過其器件手冊和相位噪聲倍頻公式獲得，時(shí)鐘源抖動則與時(shí)鐘穩(wěn)定性和相位噪聲參數(shù)有關(guān)。
如果ADC時(shí)鐘總的孔徑抖動的概率分布均值為0，方差為σ2(σ=tj，tj為ADC孔徑時(shí)間)時(shí)，系統(tǒng)信噪比與孔徑抖動關(guān)系可以表示為：
其中n為ADC轉(zhuǎn)換位數(shù)，ω為ADC轉(zhuǎn)換頻率。
如果系統(tǒng)采樣頻率為5 GHz，轉(zhuǎn)換位數(shù)為8位，希望得到的有效位數(shù)需要大于6位，則通過信噪比與有效位數(shù)關(guān)系式：
SNR=6．02xENOB+1．76 dB (2)
可得系統(tǒng)信噪比要大于37．88 dB，從而可以算出時(shí)鐘抖動需要小于7．82 ps。采樣頻率越高，則時(shí)鐘抖動需要的值就會越小。
本設(shè)計(jì)中，高速ADC芯片工作在單通道模式下，為滿足EV8AQ160對高質(zhì)量采樣時(shí)鐘的要求，這里采用低抖動、低相位噪聲鎖相環(huán)時(shí)鐘芯片AD9520提供2．5GHz采樣時(shí)鐘。AD9520片內(nèi)VCO可從2．27GHz調(diào)節(jié)到2．65GHz，還支持外部3．3V或5V供電，頻率高達(dá)2．4GHz的VCO／VCXO。 AD9520支持SPI和I2C接口，片內(nèi)集成一片EEPROM可通過串行接口編程以及保存用于上電復(fù)位的用戶定義存儲器的設(shè)置。有4組共12個(gè)LNPECL時(shí)鐘輸出，任何一個(gè)LVPECL輸出在時(shí)鐘頻率不大于250 MHz時(shí)均可重新定義為2個(gè)CMOS輸出，并且在上電時(shí)可自動同步所有的輸出。AD9520的時(shí)鐘抖動低至十?dāng)?shù)量級fs，最高為百數(shù)量級fs，可以滿足本系統(tǒng)對采樣時(shí)鐘的要求。
為了減小時(shí)鐘相位的抖動和采樣時(shí)鐘偏移，在時(shí)鐘電路的PCB設(shè)計(jì)上還采用阻抗匹配的微帶線和對稱等長走線，防止高速時(shí)鐘信號反射，提高時(shí)鐘的信號質(zhì)量。時(shí)鐘信號的驅(qū)動電路采用差分PECL電路，PECL器件的電平轉(zhuǎn)換速度快，輸出信號抖動小，可以減小ADC時(shí)鐘的孔徑抖動。
2．3 高速ADC與FPGA接口設(shè)計(jì)
ADC輸出8路8 bit 625 Msps低電壓差分信號(LVDS)邏輯的數(shù)據(jù)，在采集系統(tǒng)設(shè)計(jì)中對與其接口器件的性能要求也較高。Xilinx公司Virtex-6系列型號為XC6VLX240T-1156C的FPGA具有高達(dá)200個(gè)專用LVDS差分邏輯接收通道，雙數(shù)據(jù)率(DDR)LVDS通道發(fā)送數(shù)據(jù)速率高達(dá)1．25 Gbps，接收數(shù)據(jù)速率也高達(dá)1．0 Gbps，能夠滿足接收EV8AQ160輸出數(shù)據(jù)和邏輯控制的要求。由于ADC的輸出和FPGA的輸入均設(shè)計(jì)為LVDS邏輯標(biāo)準(zhǔn)，因此ADC可直接與FPGA相連。Virtex-6系列FPGA內(nèi)部具有專門的LVDS處理單元，可實(shí)現(xiàn)LVDS邏輯的串／并降速轉(zhuǎn)換，降低速率后的數(shù)據(jù)給到內(nèi)部分布式處理算法(DPA)單元進(jìn)行精確處理后存儲到內(nèi)部的存儲單元或者外部存儲器件DDR3中。當(dāng)需要對數(shù)據(jù)進(jìn)行進(jìn)一步處理時(shí)，通過PCI Express將有效的采集、存儲數(shù)據(jù)發(fā)送到上位機(jī)，經(jīng)過軟件編程實(shí)現(xiàn)采集信號的波形顯示。
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