高k介質中頻率離散的原因

C-V測量是測定MOS器件特性的主要方法，它廣泛地應用于半導體材料的研究中。C-V測量時常常在SiO2中觀察到有害的頻率離散。用于校正測量誤差數(shù)據的一些分析公式和模型已得到充分研究。著重于消除串聯(lián)電阻、氧化物漏電、氧化物與半導體間不希望有的損耗介電薄層、多晶硅耗盡層和表面粗糙度等等的影響。減少納米級MOS器件中柵極漏電的迫切需求刺激了用高k電介質替代SiON的努力。但是，將高k電介質引入生產線將再次引起C-V測量曲線積累區(qū)處的頻率離散。到目前為止，頻率離散的準確來源仍有待討論。

本文研究了高k電介質堆層中頻率離散的原因。特別提出了電介質介電常數(shù)（k值）的頻率離散。為了確證單獨k值相關影響，對高k電介質和硅襯底間損耗界面層的影響及串聯(lián)電阻和硅金屬背接觸的重要性也充分地進行了討論，并基于雙頻技術建模。根據實際測得的LaAlO3/SiO2、ZrO2/SiO2和LaxZr1-xO2/SiO2疊層電容值評估它們k值的頻率相關性。

器件加工和實驗過程
將高k電介質（LaAlO3、ZrO2和LaxZr1-xO2）淀積在n型Si（100）襯底上。高k薄膜和硅襯底間的界面層是～1nm的原始SiO2，由截面透射電子顯微鏡測得（沒有示出）。用1100℃下干法氧化熱生長的SiO2樣品與高k疊層比較。MOS電容用Au柵熱蒸發(fā)制造，有效面積為4.9x10-4cm2。所選Si晶圓的背面接觸用HF緩沖溶液清洗，接著用熱蒸發(fā)方法淀積200nm厚的Al膜以使串聯(lián)電阻影響最小。然后，所有樣品在合成氣體中400℃退火30分鐘，再在1k到1Mz頻率范圍內用HP4192阻抗分析儀測量。

實驗結果和討論
基于高k介質的典型C-V結果分別示于圖1(a)和(b)。不管淀積方法、條件和材料如何，有時仍能得到頻率離散。產生這一問題可能有三個因素：串聯(lián)電阻影響，包括不完美的背接觸；有損耗界面層的影響（～1nm原始SiO2）；k值的頻率相關影響。在討論k值的頻率相關影響前，必需充分研究串聯(lián)電阻影響和有損耗界面層的影響。

串聯(lián)電阻影響（通常是由于硅體電阻和不完美的背接觸）的重要性在熱SiO2 MOS電容中得到最好的展示，其中體電介質與硅襯底間的損耗界面層的影響是可以忽略的。SiO2中頻率離散只有在襯底有效面積小的樣品中觀察到，如圖2(a)所示。此外，對于沒有Al背接觸的小樣品，盡管測量條件是同一的，測得的結果也不再重復，如圖2(b)所示（閉合的符號）。這就破壞了測量方法的可靠性。

為了在任意測量時間和頻率下對SiO2重建測得的C-V曲線，必須考慮可能由背接觸不完美和硅串聯(lián)電阻產生的“寄生”分量。然后對C-V曲線實施校正以得到它們的真實值。圖3(a)是理想情況下的等效電路，可與實際測量模式比較，其中Cox代表SiO2柵介質的實際頻率自主電容，Rs含有硅襯底的體電阻及不同接觸電阻產生的量。背接觸不完美也用電容Cp建模。CC、GC、Cm、Gm分別指已校正（沒有“寄生”分量 Rs和Cp的影響）或測得的電容和電導。