關(guān)于邏輯分析儀在ADC及相關(guān)領(lǐng)域的應(yīng)用

首先：便于攜帶是其最大的優(yōu)點，這對于FAE的客戶應(yīng)用支持是非常方便的。

其次：半導(dǎo)體廠家多用FPGA對其ADC進(jìn)行資料的處理與轉(zhuǎn)換，這時就需要用TWLA500來進(jìn)行監(jiān)測。如果中間過程中發(fā)生故障，TWLA500就能進(jìn)行檢測并加以修正。

有些廠商可能會用軟件來實現(xiàn)監(jiān)測，但是軟件一般只能表現(xiàn)出最后的結(jié)果，中間產(chǎn)生什么問題的話還是需要邏輯分析儀來測試。展示電路板見下圖。

圖2 FPGA演示電路板

在時鐘發(fā)生器功能方面

TWLA500擁有2個獨立通道的時鐘發(fā)生器，輸出范圍6~200M可調(diào)，可作為寬范圍的可變時鐘發(fā)生器使用。而且還可以產(chǎn)生6~200M范圍的調(diào)頻信號。這兩個功能可以滿足低速AD到高速（200M以上模擬信號，需要達(dá)1GHz的轉(zhuǎn)換率）AD的需求。

下圖是一個ADC演示板電路圖，圖的上部可見時鐘發(fā)生器給電路板輸入可變時鐘信號或調(diào)頻信號配合演示板演示。

圖3 ADC演示板

圖4是演示的整個測試圖片，其中TWLA500提供可變時鐘和調(diào)頻信號，來驗證測試芯片以及相關(guān)系統(tǒng)的表現(xiàn)。

圖4 整體測試圖
綜上，TWLA500在半導(dǎo)體方面的應(yīng)用邏輯分析儀用于對FPGA改動前后的測試驗證芯片的規(guī)格時鐘發(fā)生器輸出可變時鐘及調(diào)頻信號測試芯片的性能對于邏輯分析儀方面，只要采樣率，帶寬，存儲深度足夠，邏輯分析儀都能滿足測試的需求。TWLA500每通道10Mbit的存儲比市面上其他的產(chǎn)品高出很多，比最低2k存儲的產(chǎn)品甚至達(dá)到了5000倍的差距。適合幾乎所有場合。對比見圖5