汽車信息娛樂應(yīng)用中PLD管理圖像數(shù)據(jù)

　信息娛樂系統(tǒng)能在幫助司機(jī)安全前往目的地的同時娛樂乘客，而且這已不再是高檔車輛的專利：現(xiàn)在新興的汽車輔助駕駛系統(tǒng)正進(jìn)入主流市場。前面的液晶顯示器需要動態(tài)地從GPS顯示器切換到許多攝相機(jī)中的一個，甚至是由車輛周圍的幾架照攝相機(jī)拍攝的圖像的組合。后面攝相機(jī)的圖像協(xié)助平行停車，確保離開停車位和安全駕駛在車道上，并避免與迎面而來的車輛碰撞。為了擴(kuò)大司機(jī)在繁忙的十字路口的視野，前置攝像頭(兩個前輪上方的車身上安裝的兩個攝相機(jī))可以顯示圖像。一些車輛能夠提供“查看周圍的圖像”，這基本上是一個圍繞車身的虛擬的360度視野，它們來自前面(尖端的引擎蓋)，后部和兩邊(側(cè)鏡)的攝相機(jī)拍攝的圖像。對于不同尺寸的液晶顯示屏，這些圖像可能需要縮放(大小)，調(diào)整和增強(qiáng)以提高圖像質(zhì)量。

　　管理圖像數(shù)據(jù)需要新的IC。專用集成電路非常昂貴并具有風(fēng)險，而ASSP又不靈活?？删幊踢壿嬈骷?PLD)克服了這些缺點(diǎn)，但用于圖像數(shù)據(jù)面臨著接口的挑戰(zhàn)，這往往需要很高的性能，而且可編程邏輯器件的使用成本高。然而這種情況正在改變?，F(xiàn)已推出新一代低成本具有高性能IO緩沖器的可編程邏輯器件。這些低成本的可編程邏輯器件提供高效的傳輸、處理，操作和數(shù)字?jǐn)?shù)據(jù)的顯示，同時使產(chǎn)品差異化，幫助實(shí)現(xiàn)產(chǎn)品上市時間和成本效益的目標(biāo)。

　　傳送圖像數(shù)據(jù)

　　采用了各種方法在車輛上傳輸圖像數(shù)據(jù)。一種常見的方法是使用LVDS來建立源同步接口。

　　一種適用于視頻應(yīng)用的流行技術(shù)是采用7:1 LVDS(低壓差分信號)接口。通道連接，攝相機(jī)連接，平面顯示器連接和FlatLink是這種方法的變種。LVDS是一種高速、低功耗，通用接口標(biāo)準(zhǔn)。它采用一對產(chǎn)生大小相等且方向相反的電流的差分信號，這也有助于降低總的輻射。此外，LVDS使用電流模式驅(qū)動，限制了功耗。美國國家半導(dǎo)體公司開發(fā)了基于LVDS的通道連接和FPD連接(平板顯示連接)技術(shù)，作為平板顯示器的解決方案，支持從圖形控制器到LCD面板的數(shù)據(jù)傳輸。該技術(shù)后來被擴(kuò)展為一個通用數(shù)據(jù)傳輸方式。攝相機(jī)連接是一個基于7:1 LVDS的標(biāo)準(zhǔn)，使用多達(dá)28位的數(shù)據(jù)，時鐘頻率可達(dá)85Gpbs，總吞吐量為2.38兆赫。德州儀器公司的FlatLink提供21:3或28:4的配置，支持4位、6位或8位RGB。

　　用低成本可編程邏輯器件挑戰(zhàn)實(shí)現(xiàn)LVDS7:1

　　7:1 LVDS接口通常使用的三到五個LVDS數(shù)據(jù)通道和一個LVDS時鐘通道。更高分辨率的顯示器會使用四或五個LVDS數(shù)據(jù)通道。在一個時鐘周期或周期中，在每個數(shù)據(jù)通道有7個串行位，如圖1所示。

　　圖1 7:1 LVDS接口的時序

　　用低成本的可編程邏輯器件實(shí)現(xiàn)LVDS接口7:1的挑戰(zhàn)包括高速LVDS緩沖器和用于產(chǎn)生解串時鐘的PLL，能夠捕獲輸入的數(shù)據(jù)，具有高效，準(zhǔn)確的匹配和數(shù)據(jù)格式化。

　　高速LVDS緩沖器：必須能夠以相對較高的速度接收或發(fā)送數(shù)據(jù)和時鐘至或來自可編程邏輯器件。準(zhǔn)確的速度取決于分辨率、幀速率和顯示器使用的顏色深度。例如，針對60赫茲到75赫茲的刷新率，800×600到1024×768的顯示器需要LVDS數(shù)據(jù)發(fā)送從40兆赫至78.5兆赫的頻率。這轉(zhuǎn)換成LVDS數(shù)據(jù)速率為280Mbps至549Mbps。更高分辨率的顯示器，如1280×1024、60赫茲，要求數(shù)據(jù)必須與一個108MHz的時鐘一起傳輸。對于這些系統(tǒng)，數(shù)據(jù)以756 Mbps傳輸。

　　時鐘發(fā)生器：通常的方法是接收輸入時鐘和使用一個鎖相環(huán)，對每個數(shù)據(jù)位7倍于時鐘頻率。實(shí)際上，這是相當(dāng)困難的，因?yàn)闀r鐘運(yùn)行速度極快。由于典型的顯示接口的時鐘速率為60MHz~100MHz或更高，乘以7產(chǎn)生420MHz到700MHz的頻率。以這些時鐘速率工作，任何圖像控制和處理就不可能用一個低成本的PLD來實(shí)現(xiàn)。

　　數(shù)據(jù)采集，匹配及格式化：緊隨LVDS輸入緩沖器的寄存器必須準(zhǔn)確地捕捉到數(shù)據(jù)。嚴(yán)格的時鐘和數(shù)據(jù)關(guān)系的控制是很重要的，以捕獲送入的高速數(shù)據(jù)流。這也是必要的匹配(減少)前面?zhèn)鬟f到PLD的數(shù)據(jù)速度。如果輸入捕捉電路只運(yùn)行在一個時鐘的邊沿，應(yīng)該生成七個低速時鐘的相移，用七個不同寄存器捕獲輸入數(shù)據(jù)。時鐘產(chǎn)生和分配的挑戰(zhàn)阻礙了用PLD來實(shí)現(xiàn)。時鐘必須具有相對較低的抖動，因?yàn)槠涠秳颖仨氂嬎阍谡麄€時序預(yù)算中。同樣，在任何時序分析之中，必須考慮用于提供該時鐘輸入或輸出寄存器的時鐘分配網(wǎng)絡(luò)的偏移。