JESD204B 串行接口時(shí)鐘需要及其實(shí)現(xiàn)

摘要

隨著數(shù)模轉(zhuǎn)換器的轉(zhuǎn)換速率越來越高，JESD204B 串行接口已經(jīng)越來越多地廣泛用在數(shù)模轉(zhuǎn)換器上，其對(duì)器件時(shí)鐘和同步時(shí)鐘之間的時(shí)序關(guān)系有著嚴(yán)格需求。本文就重點(diǎn)講解了JESD204B 數(shù)模轉(zhuǎn)換器的時(shí)鐘規(guī)范，以及利用TI 公司的芯片實(shí)現(xiàn)其時(shí)序要求。

1. JESD204B 介紹
1.1 JESD204B 規(guī)范及其優(yōu)勢(shì)

JESD204 是基于SerDes 的串行接口標(biāo)準(zhǔn)，主要用于數(shù)模轉(zhuǎn)換器和邏輯器件之間的數(shù)據(jù)傳輸，其最早的版本是JESD204A, 現(xiàn)在是JESD204Bsubclass0, subclass1, subclass2。區(qū)別主要在于其對(duì)同步和鏈路間固定時(shí)差的測(cè)量。目前市場(chǎng)上比較多地?cái)?shù)模轉(zhuǎn)換器接口是JESD204B subclass1。其最大傳輸速率可達(dá)12.5Gbps,支持多鏈路和多器件的同步以及固定時(shí)差的測(cè)量。下表是各版本之間的差異：

在JESD204 接口出現(xiàn)以前，數(shù)模轉(zhuǎn)換器的數(shù)字接口絕大多數(shù)是差分LVDS 的接口，這就造成了布板的困難，當(dāng)PCB 的密度很大的時(shí)候就需要增加板層從而造成印制板的成本上升。而JESD204B 接口是串行接口，能有效減少數(shù)據(jù)輸出的差分對(duì)，能最大限度的簡(jiǎn)化Layout。因此JESD204B 是高密度板不可或缺的接口。但因其需要進(jìn)行嚴(yán)格的同步和以及時(shí)延的測(cè)量，與之接口的邏輯會(huì)比LVDS 接口復(fù)雜很多，幸運(yùn)的是現(xiàn)在邏輯廠商都集成了專用的JESD204IPCore 在他們的軟件里，從而簡(jiǎn)化了邏輯的設(shè)計(jì)。

1.2 JESD204B 時(shí)鐘的需求

盡管JESD204B 也有不同的版本，但越來越多的廠商選擇Subclass1,因此市面上絕大多數(shù)的數(shù)模轉(zhuǎn)換器都是基于這個(gè)版本設(shè)計(jì)的。本文就以JESD204B subclass1 來討論時(shí)鐘的時(shí)序需要以及TI 時(shí)鐘芯片方案的實(shí)現(xiàn)。任何一個(gè)串行協(xié)議都離不開幀和同步，JESD204B 也不例外，也需要收發(fā)雙方有相同的幀結(jié)構(gòu)，然后以一種方式來同步，即辨別起始。JESD204B是以時(shí)鐘信號(hào)的沿來辨別同步的開始，以及通過一定的握手信號(hào)使得收發(fā)雙方能夠正確識(shí)別幀的長(zhǎng)度和邊界，因此時(shí)鐘信號(hào)及其時(shí)序關(guān)系對(duì)于JESD204B 就顯得極其重要。下圖是典型的JESD204B 系統(tǒng)的系統(tǒng)連接，Device Clock 是器件工作的主時(shí)鐘，一般在數(shù)模轉(zhuǎn)換器里為

其采樣時(shí)鐘或者整數(shù)倍頻的時(shí)鐘，其協(xié)議本身的幀和多幀的時(shí)鐘也是基于Device Clock。SYSREF 是用于指示不同轉(zhuǎn)換器或者邏輯的Device Clock 的沿，或者不同器件間Deterministic latency 的參考。如下圖所示，Device Clock 和SYSREF 必須滿足的時(shí)序關(guān)系。 SYSREF 的第一個(gè)上升沿要非常容易的能被Device Clock 捕捉到，這樣就需要SYSREF和Device Clock 滿足上圖的時(shí)序關(guān)系。通常會(huì)因?yàn)镻CB 的線長(zhǎng)以及時(shí)鐘器件不同通道輸出時(shí)的Skew，會(huì)帶來一定的誤差， Device Clock 的上升沿不一定正好在SYSREF 的脈沖的正中間，工程上只要在一定范圍內(nèi)就能保證JESD204 收發(fā)正常工作。

2．JESD204B 時(shí)鐘的實(shí)現(xiàn)
2.1 專用的JESD204B 時(shí)鐘芯片

LMK04820 系列的時(shí)鐘芯片是一款專用的JESD204B 時(shí)鐘芯片，Device Clock 和SYSREF是成對(duì)輸出的，其輸出的時(shí)序滿足其時(shí)序要求，應(yīng)用較為簡(jiǎn)單，但當(dāng)用戶需要連續(xù)模式的SYSREF 時(shí)，會(huì)引起一定串?dāng)_如下圖所示(983.04MDevclk and 7.68MSysREF)，可能會(huì)造成數(shù)模轉(zhuǎn)換器的性能下降。當(dāng)然SYSREF 工作在脈沖模式，LMK04820 是一個(gè)完美選擇。如果板上JESD204B 時(shí)鐘路數(shù)較多，LMK04820 的輸出不能滿足要求，可以用LMK1802 擴(kuò)展得到更多的時(shí)鐘輸出。

2.2 通用的LVDS 時(shí)鐘芯片

在某些應(yīng)用中客戶的系統(tǒng)上既有JESD204B 的數(shù)模轉(zhuǎn)換器，也有LVDS 接口的數(shù)模轉(zhuǎn)換器，或者客戶需要用到連續(xù)模式的SYSREF，這時(shí)LMK04800 系列的時(shí)鐘芯片是理想選擇。LMK04800 是帶有輸出延時(shí)調(diào)整的去抖芯片，我們調(diào)整其輸出的延時(shí)，使得兩路不同通道的輸出的時(shí)序滿足JESD204B 時(shí)序的要求，分別作為Device Clock 和 SYSREF。因此延時(shí)調(diào)整是LVDS 時(shí)鐘芯片實(shí)現(xiàn)JESD204B 時(shí)鐘的核心。

LMK04800 的輸出有數(shù)字延時(shí)和模擬延時(shí)，在多數(shù)應(yīng)用時(shí)數(shù)字延時(shí)的調(diào)整精度已經(jīng)能滿足了，因此不推薦模擬延時(shí)調(diào)整，另外模擬延時(shí)會(huì)帶來輸出時(shí)鐘噪底的惡化，一般會(huì)惡化3-5db。數(shù)字延時(shí)的精度取決于第二級(jí)集成VCO

如果VCO_DIV 沒有用或者用外部的VCO，則分子必須等于1 。當(dāng)延時(shí)設(shè)置完成后，必須有同步事件才能使得設(shè)置生效，同步可以通過寄存器，硬件管腳去觸發(fā)。當(dāng)明白了數(shù)字延時(shí)的調(diào)整精度，再結(jié)合PCB 傳輸延時(shí)就可以計(jì)算出最大的調(diào)整誤差。如果Device Clock 是1GHz,而此時(shí)VCO 的頻率是3GHz,則根據(jù)上面公式調(diào)整精度是167ps,另外我們需要考慮到器件不同輸出通道的Skew，這里假設(shè)±30ps, 另外還需要考慮到SYSREF和Device Clock 的PCB 長(zhǎng)度不等長(zhǎng)，這里假設(shè)0.5cm，約±30ps,則我們可以得到SYSREF 可調(diào)整的窗口：

圖中400ps 是LMK04800 LVDS 的輸出的上升沿和下降沿所用時(shí)間(上升沿和下降沿都是200ps)。 圖中我們可以根據(jù)以上的條件計(jì)算得到調(diào)整精度是167ps, Device Clock 的周期是1000ps,則可調(diào)整的窗口為1000-400-120=480ps,即為紅色的的影映區(qū)域，當(dāng)SYSREF 的上升沿在紅色的區(qū)域調(diào)整時(shí)，Device clock 可以容易的檢測(cè)到SYSREF 的上升沿,否則需要等到下一個(gè)Device clock 周期才能檢測(cè)到SYSREF 上升沿。

3 結(jié)論及其測(cè)試驗(yàn)證
相比LMK04828，我們用LMK04800 和LMK01010 產(chǎn)生JESD204B 的時(shí)鐘，既能滿足全是JESD204B 的器件的要求，也能很好的用在有LVDS 接口需要的系統(tǒng)中。另外LMK04800是一款非常成熟的具有高延時(shí)精度的時(shí)鐘芯片，其性能被用戶廣泛接受，同時(shí)在某些需要用延時(shí)調(diào)整去適應(yīng)DPD 算法的應(yīng)用中也能很好提供完美時(shí)鐘解決方案。如下圖所示，這是通過調(diào)整LMK04800 的輸出延時(shí)，用示波器采集的JESD204B 的時(shí)鐘，其時(shí)序能很好的滿足其標(biāo)準(zhǔn)。