采用靈活的汽車FPGA 提高片上系統(tǒng)級集成和降低物料成本

汽車制造商們堅(jiān)持不懈地改進(jìn)車內(nèi)舒適性、安全性、便利性、工作效能和娛樂性，反過來，這些努力又推動了各種車內(nèi)數(shù)字技術(shù)的應(yīng)用。然而，汽車業(yè)較長的開發(fā)周期卻很難跟上最新技術(shù)的發(fā)展，尤其是一直處于不斷變化中的車內(nèi)聯(lián)網(wǎng)規(guī)范，以及那些來自消費(fèi)市場的快速興起和消失的技術(shù)，從而造成了較高的工程設(shè)計(jì)成本和大量過時(shí)。向這些組合因素中增加低成本目標(biāo)、擴(kuò)展溫度范圍、高可靠性與質(zhì)量目標(biāo)和有限的物理板空間，以及汽車設(shè)計(jì)中存在的挑戰(zhàn)，最多使人進(jìn)一步感到沮喪?？删幊踢壿嬈骷?(PLD)，如現(xiàn)場可編程門陣列 (FPGA) 和復(fù)雜 PLD (CPLD)，已經(jīng)登場亮相，且被證明是一種靈活、成本有效和可行的技術(shù)解決方案，并可提供比目前采用的傳統(tǒng)硬件解決方案更好的上市時(shí)間。

汽車設(shè)計(jì)的商業(yè)方面正變得越來越重要。在一項(xiàng)基于 391 種不同尺寸設(shè)計(jì)的哈佛大學(xué)研究中人們發(fā)現(xiàn)，平均 ASIC SOC 設(shè)計(jì)需要十四到二十四人月，而平均 FPGA 設(shè)計(jì)則需要六到十二人月。這是在開發(fā)時(shí)間方面存在的 55% 的平均差距，這表示可以通過 FPGA 設(shè)計(jì)加快時(shí)間關(guān)鍵設(shè)計(jì)的上市速度，同時(shí)還可降低設(shè)計(jì)成本和開銷。另一項(xiàng)通常不被計(jì)入開發(fā)成本公式的主要因子是 NRE（非重發(fā)性設(shè)計(jì)成本）和掩膜費(fèi)用。在 90 納米工藝技術(shù)節(jié)點(diǎn)上，一套 ASIC SOC 掩膜組的平均成本在 100 萬美元到 150 萬美元之間，而這些成本隨每次工藝尺寸的縮小而加倍。同時(shí)，由于采用這些更小技術(shù)進(jìn)行設(shè)計(jì)的復(fù)雜度提高，因缺陷或版圖問題而必須對 ASIC SOC 設(shè)計(jì)進(jìn)行芯片改版的機(jī)會亦提高至接近 40%。* 設(shè)計(jì)工程師必須把這兩個(gè)問題結(jié)合在一起看作一種潛在風(fēng)險(xiǎn)和附加成本。這可能是為什么 2000 年至 2003 年間全球 ASIC 設(shè)計(jì)啟動減少約 50% 并繼續(xù)逐年下降的關(guān)鍵原因之一。

可編程邏輯器件 (PLD) 如 FPGA 和 CPLD 等提供了最大的硬件靈活性。由于這些器件具有可重編程的本性，開發(fā)者得以享受從原型一直到生產(chǎn)階段隨時(shí)更新設(shè)計(jì)的便利。由于 PLD 設(shè)計(jì)通過軟件位流來進(jìn)行編程，因而使快速設(shè)計(jì)修改變得容易而直接，且不存在 NRE 或掩膜成本。

由于 PLD 在邏輯密度和封裝遷移方面均具有可伸縮性，因此它們允許設(shè)計(jì)者進(jìn)行全面的修改而仍保持正確的引腳和邏輯密度。這可實(shí)現(xiàn)出色的單位邏輯價(jià)格成本點(diǎn)和針對每個(gè)設(shè)計(jì)專門定制的引腳數(shù)量。PLD 設(shè)計(jì)由硬件描述語言 (HDL) 組成，以實(shí)現(xiàn)面向嵌入式處理器的邏輯和 C 源文件。這些設(shè)計(jì)源文件可用于實(shí)現(xiàn)和重配置任何 PLD，任意次數(shù)。設(shè)計(jì)者還可利用已有設(shè)計(jì)或設(shè)計(jì)的特定部分在新項(xiàng)目中重用。這種可伸縮性和代碼的重用性避免了產(chǎn)品過時(shí)淘汰并可降低成本，因?yàn)殚_發(fā)者可以快速和輕易地升級其設(shè)計(jì)，使之面向最新的低成本器件。我們發(fā)現(xiàn)在汽車設(shè)計(jì)領(lǐng)域有一個(gè)普遍的誤解，就是以為 FPGA 對于生產(chǎn)而言太貴了。五年以前，一百萬系統(tǒng)門售價(jià)在 45 美元左右。今天，同樣的一百萬系統(tǒng)門器件售價(jià)不足 10 美元，而更小的 10 萬系統(tǒng)門設(shè)計(jì)售價(jià)不足 3 美元，從而允許將多個(gè)組件大規(guī)模集成到單個(gè)器件內(nèi)?，F(xiàn)在已完全能夠?qū)?FPGA 納入全面生產(chǎn)并達(dá)到汽車市場所要求的系統(tǒng)成本目標(biāo)。

PLD 的可編程本性還提供了另一水平的優(yōu)勢——車內(nèi)可編程性和重編程性。設(shè)備車內(nèi)可編程性支持在產(chǎn)品部署后也可對其算法和功能進(jìn)行升級。由于目前的遠(yuǎn)程信息處理和視頻圖像識別系統(tǒng)還處在研究與開發(fā)的早期階段，因此現(xiàn)場可升級的能力將會是一種至關(guān)重要的資產(chǎn)。隨著技術(shù)——如圖像處理算法——隨時(shí)間而改進(jìn)，硬件升級將可在大約幾分鐘內(nèi)完成，而無須重新設(shè)計(jì) ASSP 或設(shè)計(jì)一款新的電路板。

例如，在儀表組和中心堆疊顯示設(shè)計(jì)中，LVDS（低壓差分信號）收發(fā)器已為汽車設(shè)計(jì)者提供了實(shí)現(xiàn)平板顯示器 (FPD) 應(yīng)用所需的低噪聲、高速信號接口。最近，RSDS（低擺幅差分信號）信號接口已被各家顯示器制造商采用。這種新的信號傳輸技術(shù)比 LVDS 具有許多優(yōu)點(diǎn)，包括較低動態(tài)功耗、進(jìn)一步降低的輻射 EMI、減小的總線寬度、高噪聲抑制和高吞吐率。再一次，PLD 的動態(tài)本性為開發(fā)者帶來優(yōu)選優(yōu)勢。PLD 支持眾多 I/O 信號標(biāo)準(zhǔn)，為開發(fā)者提供在其設(shè)計(jì)中整合新興技術(shù)如 RSDS 等的選擇。通過快速適應(yīng)變化的標(biāo)準(zhǔn)和采用最新及最大的技術(shù)，公司可為自己創(chuàng)造上市時(shí)間優(yōu)勢，確保對任何競爭對手保持優(yōu)勝。

在汽車設(shè)計(jì)的可靠性方面，有許多因素需要考慮。雖然 ISO-TS16949 認(rèn)證早已為市場所知，設(shè)計(jì)者仍需更深入一步了解。許多公司通過第三方分包商進(jìn)行生產(chǎn)。設(shè)計(jì)者必須確保供應(yīng)商本身是經(jīng)過認(rèn)證的。否則，該提供商的設(shè)計(jì)和操作流程即未達(dá)到工業(yè)標(biāo)準(zhǔn)。在汽車遠(yuǎn)程信息處理應(yīng)用中，AEC-Q100 汽車 IC 應(yīng)力測試鑒定與 PPAP 文檔化也是必須遵循的。

回到技術(shù)方面，使用 PLD 還將提高可靠性。雖然 LVDS 發(fā)射器與接收器配對在市場上早有供貨，但采用 PLD 可讓開發(fā)者將收發(fā)器集成在單個(gè)器件內(nèi)。PLD 不僅提供了各種集成信號傳輸功能，而且還集成了源和終端電阻。通過消除大量分立元件，設(shè)計(jì)者可以減少元件數(shù)量，從而簡化 PCB，實(shí)現(xiàn)可靠得多的信號傳輸結(jié)構(gòu)。最終結(jié)果將是一個(gè)更為成本有效和可靠的系統(tǒng)。

PLD 不僅可集成信號傳輸能力，而且還提供了將整個(gè)系統(tǒng)包含在單個(gè)可編程器件上的能力，這也包括處理器。通過將整個(gè)設(shè)計(jì)放在單個(gè)芯片上，設(shè)計(jì)者可以減少電路板上的元件數(shù)量及相關(guān)連接，從而構(gòu)成一個(gè)可伸縮、便攜和可靠的系統(tǒng)。例如，色溫是車載顯示器開發(fā)者需要面對的許多圖像增強(qiáng)問題之一。世界上的不同區(qū)域?qū)ι珳貎?yōu)選參數(shù)的要求不同。通過使用 PLD 創(chuàng)建一種可伸縮的色溫調(diào)節(jié)解決方案，該解決方案可在許多地理區(qū)域內(nèi)使用，支持多種顯示器類型，只需針對地理上優(yōu)選的色溫設(shè)置進(jìn)行微小的調(diào)節(jié)。平臺可伸縮性和設(shè)計(jì)可靠性絲毫未減，同時(shí)還可以節(jié)省成本。

大多數(shù) PLD 具有內(nèi)置時(shí)鐘調(diào)理功能，以便進(jìn)行占空比校正，和時(shí)鐘管理器，以允許進(jìn)行時(shí)鐘控制。時(shí)鐘管理器被安置在內(nèi)部專門的低畸變線上，以實(shí)現(xiàn)精確的全局性時(shí)鐘信號。這種時(shí)鐘提供了高速時(shí)鐘設(shè)計(jì)的完整解決方案，例如圖像處理所需要的那些設(shè)計(jì)。抗畸變的內(nèi)部和外部時(shí)鐘消除了時(shí)鐘分布延遲并提供了高分辨率相移。這些時(shí)鐘還具有靈活的頻率綜合功能，可生成輸入時(shí)鐘頻率分?jǐn)?shù)或整數(shù)倍的時(shí)鐘頻率?？煽康臅r(shí)鐘管理系統(tǒng)對時(shí)序和控制電路來滿足不斷增長的顯示需求非常有用。

圖像縮放需求同樣可以采用 PLD 來解決。以實(shí)時(shí)圖像尺寸調(diào)整為例。線路緩沖器和系數(shù)組可通過塊 RAM 來實(shí)現(xiàn)。其他所有東西，包括垂直和水平乘法器、加法樹、定序器與控制等，可使用 PLD 內(nèi)的基本邏輯結(jié)構(gòu)來實(shí)現(xiàn)。同時(shí)垂直和水平乘法器之間無需進(jìn)行中間緩沖，因而不存在幀延遲。

目前許多汽車遠(yuǎn)程信息處理應(yīng)用需要高性能視頻和圖像處理能力。PLD 擁有大量特性，使得它們特別適合處理各種應(yīng)用，如導(dǎo)航系統(tǒng)和后座娛樂/視頻等，純粹從架構(gòu)角度來看，采用 PLD 將提供各種性能優(yōu)勢。例如，F(xiàn)PGA 中的分布式 RAM 用于存儲 DSP 系數(shù)和 FIR 濾波器，可提供高存儲器帶寬。雙端口塊 RAM 針對數(shù)據(jù)緩沖和存儲進(jìn)行了優(yōu)化，并可用于 FFT 等應(yīng)用。使用由嵌入式乘法器和累加器構(gòu)建的 MAC，PLD 還可每秒執(zhí)行幾十億次 MAC 運(yùn)算。PLD 中的大量乘法器還可用于創(chuàng)建并行乘法器陣列，支持復(fù)雜的高性能 DSP 任務(wù)，而傳統(tǒng)的 DSP 只能限于執(zhí)行串行處理。嵌入式 SRL16 由寄存器和 LUT 構(gòu)成，支持多通道數(shù)據(jù)路徑的高效實(shí)現(xiàn)。通過支持構(gòu)建高效的時(shí)分復(fù)用 (TDM) 硬件結(jié)構(gòu)，它們還可極大地提高 FPGA 計(jì)算強(qiáng)度。