數(shù)字掃頻式頻率特性測(cè)試儀的性質(zhì)

DDS信號(hào)發(fā)生部分掃頻范圍100 Hz～100 kHz，頻率步進(jìn)10 Hz。用戶可以通過(guò)按鍵選擇定點(diǎn)測(cè)量或特定頻率段掃頻測(cè)量，并能通過(guò)LCD顯示預(yù)置頻率、電機(jī)試驗(yàn)網(wǎng)絡(luò)前后信號(hào)幅值、相位差及其極性，還可在示波器上顯示幅頻特性和相頻特性曲線。此外，可以方便地實(shí)現(xiàn)定點(diǎn)測(cè)量及特定頻率段測(cè)量，能夠很好地幫助理解頻率特性，且其可擴(kuò)展性好，設(shè)計(jì)出來(lái)的產(chǎn)品體積小，易攜帶，適合教學(xué)等領(lǐng)域的應(yīng)用。
設(shè)參考頻率源頻率為fclk，采用計(jì)數(shù)容量為2N的相位累加器(N為相位累加器的位數(shù))，頻率控制字為M，則DDS系統(tǒng)輸出信號(hào)的頻率為fout=fclk／2N×M，頻率分辨率為△f=fclk／2N。若選取晶振頻率為40 MHz，頻率控制字為24位，相位累加器的位數(shù)為31位，
此模塊采用多周期同步計(jì)數(shù)法。對(duì)輸入信號(hào)周期進(jìn)行填充式脈沖計(jì)數(shù)，具體做法為：利用D觸發(fā)器產(chǎn)生一個(gè)寬度為整數(shù)個(gè)被測(cè)信號(hào)周期的同步閘門信號(hào)，將同步閘門信號(hào)和時(shí)鐘脈沖信號(hào)相與后送入計(jì)數(shù)器1進(jìn)行記數(shù)，計(jì)數(shù)值為N1；將同步閘門信號(hào)、鑒相脈沖和時(shí)鐘脈沖三者相與后送入記數(shù)器2進(jìn)行記數(shù)，計(jì)數(shù)值為N2，相位差為φx=(N2／N1)×180。這樣可使量化誤差大大減小，測(cè)量精度得到提高，
閘門的設(shè)置、脈沖間的運(yùn)算、計(jì)數(shù)等問(wèn)題在FPGA內(nèi)部實(shí)現(xiàn)可增加系統(tǒng)的靈活性和測(cè)量精確度，并可減輕硬件方面的工作量。
幅頻特性和相頻特性綜合稱為頻率特性。測(cè)量頻率的方法有點(diǎn)頻法和掃頻法。傳統(tǒng)的模擬式掃頻儀價(jià)格昂貴、體積龐大，不能直接得