胡為東系列文章之三--高速串行信號(hào)的接收端測(cè)試
加入技術(shù)交流群
1、最簡(jiǎn)單的接收端結(jié)構(gòu)
 |
圖1基本D觸發(fā)器的鎖存數(shù)據(jù)示意圖
最簡(jiǎn)單的接收端可以看著一個(gè)D觸發(fā)器，有一個(gè)時(shí)鐘輸入接口和一個(gè)信號(hào)輸入接口及一個(gè)信號(hào)輸出接口。輸入時(shí)鐘對(duì)D觸發(fā)器和輸入數(shù)據(jù)進(jìn)行觸發(fā)和采樣后輸出數(shù)據(jù)。如上圖1所示為一個(gè)基本的D觸發(fā)器鎖存串行數(shù)據(jù)基本示意圖。
一般低速信號(hào)接收端的結(jié)構(gòu)和工作原理相對(duì)來(lái)說(shuō)比較簡(jiǎn)單。且傳輸?shù)男盘?hào)速率也往往很低，信號(hào)即使經(jīng)過(guò)較長(zhǎng)的通道傳輸后也不會(huì)有太大的衰減，因此接收端出現(xiàn)問(wèn)題的概率會(huì)小很多，所以一般5Gbps速率以下的信號(hào)的規(guī)范通常不會(huì)將接收端測(cè)試作為必選的測(cè)試項(xiàng)目。
2、典型高速串行數(shù)據(jù)的基本結(jié)構(gòu)
圖2典型的并行/串行數(shù)據(jù)的基本傳輸結(jié)構(gòu)
并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)并輔以相應(yīng)的編碼，可以以LVDS或者CML等差分電平的方式實(shí)現(xiàn)高速、高可靠的傳輸，傳輸通道結(jié)構(gòu)也可實(shí)現(xiàn)極大的簡(jiǎn)化。從上述結(jié)構(gòu)圖中我們可以看出，串行數(shù)據(jù)傳輸鏈路中是沒(méi)有專(zhuān)門(mén)的時(shí)鐘信號(hào)傳輸?shù)?，那么接收端如何?shí)現(xiàn)對(duì)串行數(shù)據(jù)的解串、解碼呢？事實(shí)上接收端會(huì)有專(zhuān)門(mén)的CDR（Clock Data Recovery）電路用以從串行數(shù)據(jù)中恢復(fù)出時(shí)鐘。因此，一個(gè)最典型的串行數(shù)據(jù)鏈路的發(fā)送端的內(nèi)部結(jié)構(gòu)至少應(yīng)包括：串行化（Serializer）電路、8B/10B編碼電路（通常在8B/10B編碼電路之前還有一級(jí)Scramble編碼電路以減小信號(hào)的高頻諧波分量及信號(hào)失真）；接收端應(yīng)至少包括解串電路（Deserializer）、8B/10B解碼電路、CDR時(shí)鐘數(shù)據(jù)恢復(fù)電路等。
當(dāng)串行數(shù)據(jù)的速率進(jìn)一步提高，比如說(shuō)數(shù)據(jù)速率達(dá)到5Gbps以上，如USB3.0，PCIE GEN3等，串行數(shù)據(jù)鏈路中各個(gè)組成成分都會(huì)影響到信號(hào)的質(zhì)量。如傳輸線、接插件、阻抗不連續(xù)、芯片封裝等，在實(shí)際應(yīng)用中我們常會(huì)發(fā)現(xiàn)在接收端芯片管腳處測(cè)試得到的信號(hào)眼圖已經(jīng)接近閉合，眼圖閉合的主要原因來(lái)自于高速信號(hào)傳輸過(guò)程中受到傳輸鏈路各組成成分的影響而導(dǎo)致的。為了改善信號(hào)眼圖的質(zhì)量，芯片端會(huì)采用一些補(bǔ)償?shù)拇胧缭诎l(fā)送端采取預(yù)加重的方法對(duì)信號(hào)的幅度和邊沿提前進(jìn)行優(yōu)化，來(lái)補(bǔ)償高速信號(hào)通過(guò)傳輸鏈路后可能帶來(lái)的損耗；而在接收端芯片中還可以使用均衡的方法來(lái)實(shí)現(xiàn)對(duì)信號(hào)的補(bǔ)償。這樣接收端和發(fā)送端的結(jié)構(gòu)會(huì)變得更為復(fù)雜。如下圖3所示，接收端有均衡器、時(shí)鐘數(shù)據(jù)恢復(fù)電路、解串電路、8B/10B解碼、Scramble解碼、彈性緩沖器（Elastic Buffer，通過(guò)插入或者丟掉時(shí)鐘對(duì)齊符號(hào)碼來(lái)實(shí)現(xiàn)發(fā)送端和接收端的時(shí)鐘速率的一致）等。
評(píng)論