關(guān)于測(cè)量中的建立時(shí)間和保持時(shí)間的理解

圖2 同步設(shè)計(jì)中的一個(gè)基本模型

　　圖2為統(tǒng)一采用一個(gè)時(shí)鐘的同步設(shè)計(jì)中一個(gè)基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時(shí)；Tdelay是組合邏輯的延時(shí)；Tsetup是觸發(fā)器的建立時(shí)間；Tpd為時(shí)鐘的延時(shí)。如果第一個(gè)觸發(fā)器D1建立時(shí)間最大為T1max，最小為T1min，組合邏輯的延時(shí)最大為T2max，最小為T2min。問(wèn)第二個(gè)觸發(fā)器D2立時(shí)間T3與保持時(shí)間T4應(yīng)該滿足什么條件，或者是知道了T3與T4那么能容許的最大時(shí)鐘周期是多少。這個(gè)問(wèn)題是在設(shè)計(jì)中必須考慮的問(wèn)題，只有弄清了這個(gè)問(wèn)題才能保證所設(shè)計(jì)的組合邏輯的延時(shí)是否滿足了要求。

　　下面通過(guò)時(shí)序圖來(lái)分析：設(shè)第一個(gè)觸發(fā)器的輸入為D1，輸出為Q1,第二個(gè)觸發(fā)器的輸入為D2，輸出為Q2；

　　時(shí)鐘統(tǒng)一在上升沿進(jìn)行采樣，為了便于分析我們討論兩種情況即第一：假設(shè)時(shí)鐘的延時(shí)Tpd為零，其實(shí)這種情況在FPGA設(shè)計(jì)中是常常滿足的，由于在FPGA 設(shè)計(jì)中一般是采用統(tǒng)一的系統(tǒng)時(shí)鐘，也就是利用從全局時(shí)鐘管腳輸入的時(shí)鐘，這樣在內(nèi)部時(shí)鐘的延時(shí)完全可以忽略不計(jì)。這種情況下不必考慮保持時(shí)間，因?yàn)槊總€(gè)數(shù)據(jù)都是保持一個(gè)時(shí)鐘節(jié)拍同時(shí)又有線路的延時(shí)，也就是都是基于CLOCK的延遲遠(yuǎn)小于數(shù)據(jù)的延遲基礎(chǔ)上，所以保持時(shí)間都能滿足要求，重點(diǎn)是要關(guān)心建立時(shí)間，此時(shí)如果D2的建立時(shí)間滿足要求那么時(shí)序圖應(yīng)該如圖3所示。

　　從圖中可以看出如果：

　　T-Tco-Tdelay>T3

　　即： Tdelay< T-Tco-T3

　　那么就滿足了建立時(shí)間的要求，其中T為時(shí)鐘的周期，這種情況下第二個(gè)觸發(fā)器就能在第二個(gè)時(shí)鐘的升沿就能穩(wěn)定的采到D2，時(shí)序圖如圖3所示。

圖3 符合要求的時(shí)序圖

　　如果組合邏輯的延時(shí)過(guò)大使得

　　T-Tco-Tdelay

　　那么將不滿足要求，第二個(gè)觸發(fā)器就在第二個(gè)時(shí)鐘的升沿將采到的是一個(gè)不定態(tài)，如圖4所示。那么電路將不能正常的工作。

圖4 組合邏輯的延時(shí)過(guò)大時(shí)序不滿足要求

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