低功耗制造測試的設計-第一部分

完全的數(shù)字電路測試方法通常能將動態(tài)功耗提高到遠超出其規(guī)范定義的范圍。如果功耗足夠大，將導致晶圓檢測或預老化(pre-burn-in)封裝測試失效，而這需要花大量的時間和精力去調(diào)試。當在角落條件(corner conditions)下測試超大規(guī)模SoC時這個問題尤其突出，甚至會使生產(chǎn)線上出現(xiàn)不必要的良率損失，并最終減少制造商的毛利。避免測試功耗問題的最佳途徑是在可測試性設計(DFT)過程中結合可感測功率的測試技術。本文將首先介紹動態(tài)功耗與測試之間的關系，以說明為何功率管理現(xiàn)在比以往任何時候都迫切；然后介紹兩種獨特的DFT技術，它們利用了ATPG技術的優(yōu)點，以自動生成低功率制造性測試。

測試功率

掃描ATPG算法的優(yōu)化可減少向量的數(shù)量，這意味著各向量都盡可能地提高了失效覆蓋率。掃描向量(scan pattern)中用于設置和傳播目標失效的位被稱為關注位(care bits)，剩余的位則隨機填充，以檢測關注位無法明確指定的其它失效。各掃描向量中的關注位和隨機填充位都會引起邏輯狀態(tài)的轉(zhuǎn)變，從而對器件的寄生電容進行充放電。這種現(xiàn)象將導致電路在正常工作條件下消耗的動態(tài)功率有所增加。

會影響器件測試的動態(tài)功耗有兩種：峰值功率和平均功率。峰值功率，有時也稱為“瞬時功率”，是在很短時間內(nèi)(例如系統(tǒng)時鐘上升沿/下降沿后緊跟著的時鐘周期的一小部分)消耗的功率總和。峰值功率反映了器件中節(jié)點開關的活動水平，因此同時從一個邏輯狀態(tài)切換到另一個狀態(tài)的節(jié)點數(shù)量越多，峰值功率就越大。

掃描測試能使器件的峰值功率增至任務模式下向量消耗水平的20倍。顯著的開關電流有可能導致軌信號塌陷(rail collapse)噪音的產(chǎn)生：沿著掃描鏈(scan chain)移位至電路的比特丟失，從而導致測試儀上的向量失配。開關電流通常不至于如此惡劣，但仍會引起軌信號下跌，因為IR-drop沿電源軌增加的同時也導入了電路延遲。在某些情況下，掃描數(shù)據(jù)可能無法到達掃描鏈中的下一級電路，從而導致測試程序失效。移位模式下的軌信號下跌一般可通過充分地降低掃描移位頻率來解決，因為這樣能讓掃描信號在角落條件下有足夠的時間滿足移位循環(huán)定時。然而，降低掃描移位頻率會延長測試儀的測試時間，因此增加了批量生產(chǎn)時的測試成本。

即使向量被成功掃描，但在發(fā)送/捕獲時序(以下稱為“捕獲模式”)中的峰值功率也會引起足夠大的IR-drop延遲，并導致邏輯值在捕獲窗口未能正確轉(zhuǎn)換以及器件在該向量下的失效。雖然這個問題與stuck-at和轉(zhuǎn)換延遲測試都有關系，但在與延遲有關的實速測試向量中更加常見。在捕獲模式下的IR-drop問題以及在移位模式下的電源軌垂落問題可以通過電源軌系統(tǒng)的冗余設計解決，這種設計方法可以適應掃描測試中增加的開關活動量。不過增加電源和地軌的寬度會增加電路面積，如果有更好的方法控制峰值測試功率就最好不要用這種方法。

平均功率是在多個時鐘周期內(nèi)平均的功耗，例如在掃描輸出上一向量響應的同時而將單個激勵向量掃描進設計所需的成千上萬個周期。掃描測試可將器件中的平均功率提高到任務模式向量時的2-5倍。過高的平均測試功率將在裸片上產(chǎn)生諸如“熱區(qū)”等熱問題，進而損壞器件。因為平均功率直接正比于頻率，因此可以在掃描移位期間選擇足夠低的移位頻率對平均功率進行控制以避免該問題。如上所述，降低掃描移位頻率也可能導致更高的測試成本。

平均測試功率在測試儀上相對容易管理，因此目前大多數(shù)與功率相關的測試問題來源于過高的峰值功率。在測試過程中，能同時減少峰值功率和平均功率的方法正成為當前半導體和設計自動化產(chǎn)業(yè)研究的焦點。

圖1：觸發(fā)器活動

功率管理的重要性

測試過程中的功耗管理正變得越來越重要，因為最新的制造工藝可能使設計制造包含數(shù)十萬甚至數(shù)百萬個掃描觸發(fā)器。大部分觸發(fā)器會在掃描測試期間同時開關，而這將增加峰值功率，并使前述中的IR-drop延遲劇增。

另外，由于65nm及以下工藝的缺陷密度(defect density)有所提高，產(chǎn)量因而也有所下降。為了補償產(chǎn)量不足并保持可接受的質(zhì)量水平，制造商開始轉(zhuǎn)向使用超高分辨率實速測試來檢測器件中微小的延遲缺陷。過去，使用標準轉(zhuǎn)換延遲測試無法檢測到納米級缺陷；而使用小延遲缺陷ATPG的增強型定時分辨率測試已被證明能有效地檢測出納米級缺陷。然而，相對標準等速測試方法而言，該技術需要對測試期間產(chǎn)生的峰值電流所引起的附帶延遲有更嚴格的控制。

總之，當更多納米缺陷出現(xiàn)時，大規(guī)模SoC需要依賴先進的實速ATPG技術維持高測試質(zhì)量，而這一趨勢正驅(qū)使人們在DFT流程中使用可感測功率的測試技術。

功率預算的表示

觸發(fā)器開關活動與節(jié)點開關活動高度相關，其動態(tài)功耗反映了節(jié)點開關活動。因此可認為避免測試引起的功率相關故障的一種有效方法是在掃描測試期間充分地減少觸發(fā)器開關活動，對制造器件的IR-drop行為進行詳細案例研究有利于這種觀測。因此功率降低技術的目標是充分減少觸發(fā)器的開關活動，以便良好的器件能在角落條件下通過所有掃描ATPG測試。注意，我們無需最小化開關活動，只需將它減至與應用任務模式向量時觀察到的開關速率相當?shù)乃健?

為了便于描述，假設將大量任務模式向量應用于一個設計，并發(fā)現(xiàn)峰值觸發(fā)器開關活動量為觸發(fā)器總數(shù)的26%。如果我們產(chǎn)生掃描ATPG向量，并跟蹤對應于特定開關速率的向量數(shù)字，我們可能會觀察到與圖1中灰色分布相似的情況。由于峰值和平均開關速率超過26%，因此相對正常器件工作而言掃描測試會增加IR-drop延遲。

然而，如果我們采用相關技術降低測試期間的功耗，我們就能有效地將這種分布向左移。在圖1中重疊的藍色低功率分布區(qū)，掃描ATPG向量的峰值開關活動沒有超過功率預算，因此降低了制造測試中功率問題產(chǎn)生的風險。

后文將介紹兩種可以獲得低功率向量分布的方法，它們在功率預算規(guī)定的方式上有根本的區(qū)別。

(第一部分結束。第二部分將從FebA開始)

作者：Chris Allsup

市場經(jīng)理

測試自動化產(chǎn)品部

Synopsys公司