運(yùn)用CPLD／FPGA實(shí)現(xiàn)電源逆變控制電路

本文所要提及的逆變電源的特殊性在于他不但能夠提供三相正弦平衡電源，而且要保證在任何內(nèi)外界環(huán)境干擾條件下，任何兩相間的相電壓幅值與頻率保持高度穩(wěn)定(進(jìn)行工作狀態(tài))。因此采用的逆變主電路是由3個(gè)單相全橋式逆變器組合成的三相逆變電路如圖1所示。




如何控制逆變主電路中開(kāi)關(guān)器件的工作成為本系統(tǒng)能夠達(dá)到要求的關(guān)鍵，為了加快開(kāi)發(fā)進(jìn)度，更為重要的是提高設(shè)計(jì)的靈活性和精確度，引入現(xiàn)代EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù)，采用VHDL硬件描述語(yǔ)言進(jìn)行控制邏輯編程，配置于大規(guī)?？删幊唐骷﨏PLD／FPGA 芯片上，對(duì)主電路的工作狀態(tài)進(jìn)行控制，以獲得符合要求的電源電壓及波形。

CPLD／FPGA可以在辦公室或?qū)嶒?yàn)室里方便地設(shè)計(jì)出所需的專用集成電路，具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改，極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性。

2 調(diào)制方案

脈寬調(diào)制(PWM)是指工作頻率不變(即工作周期不變)，通過(guò)改變開(kāi)關(guān)器件的導(dǎo)通時(shí)間或截止時(shí)間來(lái)改變占空比，控制輸出的電壓脈寬，通過(guò)控制脈寬系列的變化規(guī)律來(lái)滿足輸出的要求。

為滿足設(shè)計(jì)要求，本文采用正弦波脈寬調(diào)制(SPWM)方法，當(dāng)然SPWM波形產(chǎn)生的方法也是多種多樣，有自然采樣法、規(guī)則采樣法和直接面積等效法等。與其他方法相比，等效面積SPWM算法具有算法簡(jiǎn)易、諧波含量小、輸出波形貼近理想值等特點(diǎn)，因此采用等效面積SPWM算法進(jìn)行脈寬調(diào)制，進(jìn)而實(shí)現(xiàn)對(duì)主電路器件的運(yùn)轉(zhuǎn)周期過(guò)程進(jìn)行控制。

2．1 建立數(shù)學(xué)模型

首先把單個(gè)周期正弦波形分為N等份，然后如圖2所示將每一等份的正弦弧線與橫軸所包圍的面積用與其面積等同的等高不等寬的矩形脈寬來(lái)代替，矩形脈寬的中點(diǎn)與正弦弧線在橫軸上的投影中點(diǎn)要重合。于是，由N個(gè)等高的矩形脈寬系列構(gòu)成的波形就等同于正弦波形[1]，這一系列矩形脈寬的寬度及其開(kāi)關(guān)(即開(kāi)關(guān)器件的導(dǎo)通截止時(shí)間)可用數(shù)學(xué)方法進(jìn)行計(jì)算。





如圖2所示是第K個(gè)脈寬，對(duì)應(yīng)的正弦弧線與橫軸所包圍的面積SAK，脈寬矩形面積SRK。

其中，M為調(diào)制參數(shù)。
由于將正弦波形分為N個(gè)等份，每一等份的弧度為

第k個(gè)脈寬的寬度為：θpk＝a3k－a2k，前后兩低電位的寬度為：




2．2 設(shè)計(jì)計(jì)算

N取12，根據(jù)正弦波形的對(duì)稱性，實(shí)際矩形脈寬寬度只要算出3個(gè)就足夠了，取正半周的前半部分進(jìn)行計(jì)算，利用數(shù)學(xué)工具M(jìn)atlab易算出如表1所列的結(jié)果(其中M取0．813，θmk為第K個(gè)等份的中點(diǎn)，表1中所列出的主要是對(duì)下文敘述有用的數(shù)據(jù))。



3軟硬件的實(shí)現(xiàn)
由于采用CPLD／FPGA作為控制電路的硬件載體，通過(guò)VHDL硬件描述語(yǔ)言的編程對(duì)硬件進(jìn)行功能的描繪，運(yùn)用的是數(shù)字化的控制方式，因此必須將表中的數(shù)據(jù)進(jìn)行轉(zhuǎn)換。假設(shè)每個(gè)等份的計(jì)數(shù)值為600，將表中的數(shù)據(jù)皆與(600／0．523 598 77)相乘并取整以便VHDL編程。

筆者接入的晶振為100 MHz，根據(jù)相電壓的頻率X，首先對(duì)他進(jìn)行(100×10 6／X)分頻，因此第一步設(shè)汁一個(gè)數(shù)控分頻器作為主頻，不但可以達(dá)到要求，還便于實(shí)驗(yàn)的調(diào)節(jié)。

每個(gè)脈寬產(chǎn)生的設(shè)計(jì)思路是，設(shè)計(jì)一個(gè)可逆計(jì)數(shù)器，順序是299-0-0-299，取出相應(yīng)的脈寬一半的數(shù)值(轉(zhuǎn)換后)，將數(shù)值與計(jì)數(shù)器的變量進(jìn)行比較，若變量大則輸出0，否則輸出1，這樣保證了脈寬準(zhǔn)確地處于等份的中央。

由于電壓波形的每個(gè)周期內(nèi)要求有12個(gè)脈寬，且每個(gè)脈寬的寬度有嚴(yán)格的變化規(guī)律，因此，在設(shè)計(jì)中，每個(gè)周期對(duì)應(yīng)的計(jì)數(shù)量為600×12。設(shè)計(jì)一個(gè)0～599計(jì)數(shù)器CNT1，每計(jì)到599時(shí)，產(chǎn)生一個(gè)脈沖進(jìn)行再計(jì)數(shù)CNT2計(jì)數(shù)范圍為0～11，這樣在CNT從0～11變化一趟對(duì)應(yīng)波形的一個(gè)周期。所以結(jié)合CNT1和CNT2可以按規(guī)律取出對(duì)應(yīng)的脈寬序號(hào)，通過(guò)查尋方式取出對(duì)應(yīng)的脈寬寬度一半的數(shù)值，用于比較產(chǎn)生脈寬，同時(shí)加入正負(fù)半波的標(biāo)志位FIAGA，便于對(duì)單相全橋式逆變器各開(kāi)關(guān)器件的控制。

以上敘述的是對(duì)單一相電壓波形的調(diào)制設(shè)計(jì)，還有另兩相A，B，為滿足相位平衡，可直接在計(jì)數(shù)器CNT1中加入另兩相的脈寬比較輸出，但是取出用于比較的脈寬序號(hào)是不一樣的，B相滯后A相 C相又滯后B相 因此B相在CNT2為4時(shí)的脈寬序號(hào)與A相在CNT為0時(shí)的脈寬序號(hào)一致，C相同理，同時(shí)還要加入各自的正負(fù)半波的標(biāo)志位FLAGB，F(xiàn)LAGC。

其實(shí)逆變電源的特殊要求就在于在三相負(fù)載不平衡條件下能夠保證輸出的電源品質(zhì)不變，因此，每個(gè)相的脈寬必須各自能夠進(jìn)行自我調(diào)節(jié)，以達(dá)到各相電壓幅值一樣，在編程中，必須對(duì)每相的電壓調(diào)節(jié)分開(kāi)，這樣，相同脈寬序號(hào)下，各相的脈寬寬度并不一定相同，還要根據(jù)反饋進(jìn)行調(diào)節(jié)，脈寬相應(yīng)的數(shù)值是變化，因此，對(duì)每一相的脈寬寬度分開(kāi)利用查尋表(如圖3所示，有3個(gè)表儲(chǔ)器A，B，C)的方式進(jìn)行獲取。

以下是利用VHDL編寫(xiě)控制程序的部分內(nèi)容：



利用EDA設(shè)計(jì)工具軟件Max+PlusⅡ進(jìn)行波形仿真，仿真結(jié)果如圖4所示。

從仿真結(jié)果可以清楚地看到，波形每個(gè)周期時(shí)間為2．5 ms(相當(dāng)頻率400 Hz)，對(duì)于A相，在FLAGA和A的與與非組合下，為對(duì)角管子T1T2提供信號(hào)A12，為另一對(duì)對(duì)角管子T3T4提供信號(hào)A34，而且保證了同一橋臂的上下兩管子不會(huì)同時(shí)導(dǎo)通，所以在設(shè)計(jì)當(dāng)中，不用設(shè)置死區(qū)時(shí)間，降低系統(tǒng)設(shè)計(jì)的復(fù)雜度，從而提高了系統(tǒng)的可靠性，其余兩相同理，再利用Gw48-GK實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)板[3]，通過(guò)下載到Altera公司的EP1K30TC144-3芯片上進(jìn)行硬件測(cè)試，結(jié)果完全符合要求。

4 結(jié) 語(yǔ)

利用CPLD／FPGA作為硬件電路，采用VHDL等硬件描述語(yǔ)言對(duì)硬件的功能進(jìn)行編程，加快了系統(tǒng)的研發(fā)進(jìn)程，采用數(shù)字化的控制方式，大幅度提高了邏輯控制的精確度，實(shí)時(shí)控制效果好，實(shí)踐證明CPLD／FPGA芯片可以代替?zhèn)鹘y(tǒng)的復(fù)雜的電路，而且可以大比例地縮小電路的硬件規(guī)模，提高了集成度，降低開(kāi)發(fā)成本，提高系統(tǒng)的可靠性，為電源逆變控制電路的設(shè)計(jì)開(kāi)辟了新的天地。