基于 QDR-IV SRAM 實(shí)現(xiàn)網(wǎng)絡(luò)流量管理統(tǒng)計(jì)計(jì)數(shù)器 IP設(shè)計(jì)

網(wǎng)絡(luò)路由器帶有用于性能監(jiān)控、流量管理、網(wǎng)絡(luò)追蹤和網(wǎng)絡(luò)安全的統(tǒng)計(jì)計(jì)數(shù)器。計(jì)數(shù)器用來記錄數(shù)據(jù)包到達(dá)和離開的次數(shù)以及特定事件的次數(shù)，比如當(dāng)網(wǎng)絡(luò)出現(xiàn)壞包時(shí)。數(shù)據(jù)包的到達(dá)會(huì)使多個(gè)不同的統(tǒng)計(jì)計(jì)數(shù)器發(fā)生更新;但一臺(tái)網(wǎng)絡(luò)設(shè)備中的統(tǒng)計(jì)計(jì)數(shù)器的數(shù)量及其更新速度常常受到存儲(chǔ)技術(shù)的限制。

管理統(tǒng)計(jì)計(jì)數(shù)器需要高性能的存儲(chǔ)器才能滿足多重的讀—修改—寫操作。本文將描述一種使用IP方法的獨(dú)特統(tǒng)計(jì)計(jì)數(shù)器，這種計(jì)數(shù)器的一端可以連接網(wǎng)絡(luò)處理器(NPU)，另一端可以連接Xilinx公司的QDR-IV存儲(chǔ)控制器。QDR-IV統(tǒng)計(jì)計(jì)數(shù)器IP是一種帶有QDR-IV SRAM、為網(wǎng)絡(luò)交流管理和其他計(jì)數(shù)器應(yīng)用提供高效統(tǒng)計(jì)計(jì)數(shù)器的軟IP。

QDR-IV SRAM概述

QDR-IV SRAM配備兩個(gè)雙向數(shù)據(jù)端口A和B，可以在一個(gè)時(shí)鐘周期內(nèi)完成兩次數(shù)據(jù)寫入或兩次數(shù)據(jù)讀取操作，或一次讀寫結(jié)合的操作。因此，這一特點(diǎn)帶來了額外的靈活性，架構(gòu)師可將之用于讀/寫并不一定平衡的應(yīng)用中。每個(gè)端口在兩個(gè)時(shí)鐘沿均可進(jìn)行數(shù)據(jù)傳輸(DDR(雙倍數(shù)據(jù)速率)操作)，工作模式為突發(fā)式，每個(gè)時(shí)鐘周期的突發(fā)長(zhǎng)度為兩個(gè)字(每個(gè)字為X18或X36)。地址總線為通用型，其上升沿和下降沿能分別為端口A和端口B提供地址。部分制造商的QDR-IV SRAM還可支持嵌入式ECC(錯(cuò)誤檢查和糾正)，可從根本上消除軟錯(cuò)誤，提高存儲(chǔ)器陳列的可靠性。

QDR-IV SRAM分為兩種：高性能 (HP) QDR-IV和超高性能 (XP) QDR-IV。HP設(shè)備的最大運(yùn)行頻率為667 MHz，而XP設(shè)備的最大運(yùn)行頻率為1066 MHz。QDR-IV XP能夠通過將存儲(chǔ)空間分成分成8個(gè)內(nèi)存條來增加性能，用地址的3個(gè)最低有效位(LSB)表示。要求的存儲(chǔ)方案是在同一周期內(nèi)存取不同的內(nèi)存條。從一個(gè)周期到另一周期，所有的內(nèi)存條均可存取，系統(tǒng)設(shè)計(jì)師可通過規(guī)劃系統(tǒng)架構(gòu)來相應(yīng)地分配記憶庫(kù)地址，以充分發(fā)揮極速存儲(chǔ)器的RTR性能。這樣，開發(fā)人員可以在降低總系統(tǒng)成本的同時(shí)大幅提高性能。

統(tǒng)計(jì)計(jì)數(shù)器IP

QDR IV統(tǒng)計(jì)計(jì)數(shù)器是一種帶有QDR-IV SRAM，并且為網(wǎng)絡(luò)交流管理和其他計(jì)數(shù)器應(yīng)用提供統(tǒng)計(jì)計(jì)數(shù)器的軟IP。該IP采用支持系統(tǒng)管理存取端口的讀—修改—寫邏輯。該IP的一端可以連接網(wǎng)絡(luò)處理單元(NPU)，另一端可以連接 QDR-IV存儲(chǔ)控制器。由于該統(tǒng)計(jì)計(jì)數(shù)器支持400Gbps及更快速率的線卡，因此性能僅受限于所使用的FPGA和QDR-IV設(shè)備。

統(tǒng)計(jì)計(jì)數(shù)器IP的運(yùn)行

圖1是使用QDR-IV和統(tǒng)計(jì)計(jì)數(shù)器IP的用例。典型的網(wǎng)絡(luò)處理單元(NPU)以800M的每秒配對(duì)物更新速率發(fā)送統(tǒng)計(jì)(STATS)更新請(qǐng)求。每一項(xiàng)STATS請(qǐng)求包含在一個(gè)72位字中帶有兩個(gè)計(jì)數(shù)器(數(shù)據(jù)包和字節(jié)計(jì)數(shù))的入口/出口包命令令牌。整個(gè)計(jì)數(shù)器緩存數(shù)據(jù)以1秒為間隔，更新到系統(tǒng)存儲(chǔ)器中的終身計(jì)數(shù)器(通常為DRAM)。這一來自NPU的回讀被稱為處理器(PROCS)更新請(qǐng)求。PCIe接口用于傳輸計(jì)數(shù)器緩存數(shù)據(jù)以更新終身計(jì)數(shù)器。下圖顯示了STATS IP的設(shè)置和與Xilinx存儲(chǔ)控制器、PCIe總線和NPU連接的QDR-IV存儲(chǔ)器。

圖1：帶統(tǒng)計(jì)IP、NPU和存儲(chǔ)器的完整基礎(chǔ)架構(gòu)

統(tǒng)計(jì)IP適用于HP和XP QDR-IV存儲(chǔ)器。其運(yùn)行模式通過位于IP設(shè)計(jì)頂層接口的單一參數(shù)控制。兩個(gè)計(jì)數(shù)器(數(shù)據(jù)包和字節(jié))的每個(gè)流地址為單72位字。一個(gè)144Mb QDR-IV SRAM支持四百萬計(jì)數(shù)器。該設(shè)計(jì)所要求的IP接口數(shù)量與所使用的QDR-IV SRAM的數(shù)量相當(dāng)。

正如模塊圖所示，NPU通過4x25Gbps鏈路將統(tǒng)計(jì)和處理請(qǐng)求推送到IP中。IP的運(yùn)行頻率為存儲(chǔ)器存取頻率的四分之一，并且使用四條被稱為“通道”的平行數(shù)據(jù)路徑以匹配存儲(chǔ)器帶寬。在存儲(chǔ)接口HP和XP運(yùn)行模式中，端口A作為讀取端口，端口B作為寫入端口。每項(xiàng)統(tǒng)計(jì)請(qǐng)求對(duì)保存在與該請(qǐng)求相關(guān)的獨(dú)特存儲(chǔ)位置中的計(jì)數(shù)器數(shù)據(jù)進(jìn)行讀—修改—寫操作。

讀寫請(qǐng)求通過分階段來延遲與QDR-IV存儲(chǔ)器讀取延遲以及存儲(chǔ)控制器延遲的匹配。分階段設(shè)計(jì)也作為本地緩存累積延遲過程中的服務(wù)更新請(qǐng)求。在HP模式中，沒有統(tǒng)計(jì)/處理器更新地址限制通過四根通道中的任何一根。地址的發(fā)生可能是隨機(jī)的，并且無需給每根通道分配特定類型的地址。但由于在XP模式中存儲(chǔ)器的區(qū)塊結(jié)構(gòu)和限制與其相關(guān)，因此通道0和1被分配到保存入口流數(shù)據(jù)的奇數(shù)地址位置，通道2和3被分配到保存出口流數(shù)據(jù)的偶數(shù)地址位置。這一獨(dú)特的安排可以預(yù)防可能在XP模式中發(fā)生的分塊限制位置。