結(jié)合FPGA與結(jié)構(gòu)化ASIC進(jìn)行設(shè)計(jì)

由于結(jié)構(gòu)化ASIC具有單位成本低、功耗低、性能高和轉(zhuǎn)換快(fast turnaound)等特點(diǎn)，越來(lái)越多的先進(jìn)系統(tǒng)設(shè)計(jì)工程師正在考慮予以采用。在結(jié)構(gòu)化ASIC中，像通用邏輯門(mén)、存儲(chǔ)器、鎖相環(huán)和I/O緩存這些功能性資源都嵌在芯片內(nèi)部經(jīng)過(guò)預(yù)設(shè)計(jì)和預(yù)驗(yàn)證的基層中。然后，該層和頂部少數(shù)金屬互聯(lián)層一起完成定制。比起從頭開(kāi)始創(chuàng)建ASIC來(lái)說(shuō)，這種方法可大幅縮短設(shè)計(jì)時(shí)間。

僅在芯片少數(shù)金屬層上配置電路，不僅可以降低開(kāi)發(fā)成本和縮短開(kāi)發(fā)時(shí)間，而且降低了設(shè)計(jì)錯(cuò)誤發(fā)生的風(fēng)險(xiǎn)。這是因?yàn)榕cASIC需要設(shè)計(jì)許多掩膜層來(lái)構(gòu)成芯片相比，結(jié)構(gòu)化ASIC供應(yīng)商只需要生成相對(duì)簡(jiǎn)單的金屬層。

然而，利用結(jié)構(gòu)化ASIC進(jìn)行開(kāi)發(fā)也不是沒(méi)有風(fēng)險(xiǎn)。邏輯設(shè)計(jì)錯(cuò)誤仍然可能存在。避免硅片設(shè)計(jì)反工的一種方法是使用FPGA作原型，然后將設(shè)計(jì)從FPGA轉(zhuǎn)換成ASIC。

與標(biāo)準(zhǔn)單元ASIC相比，當(dāng)結(jié)構(gòu)化ASIC鏡像FPGA上的可用資源時(shí)，針對(duì)結(jié)構(gòu)化ASIC的FPGA原型更加成功。右文是使用結(jié)構(gòu)化ASIC設(shè)計(jì)方法學(xué)的一些建議。

建議

1. 針對(duì)一定范圍內(nèi)的應(yīng)用確立一種設(shè)計(jì)方法學(xué)。要確保你的設(shè)計(jì)團(tuán)隊(duì)受過(guò)有關(guān)工具和FPGA、ASIC架構(gòu)的良好培訓(xùn)，以便能夠構(gòu)建最佳設(shè)計(jì)。

2. 利用軟件開(kāi)發(fā)環(huán)境，以此降低產(chǎn)生功能性邏輯錯(cuò)誤等設(shè)計(jì)問(wèn)題的風(fēng)險(xiǎn)。使用邏輯驗(yàn)證和仿真以及FPGA原型設(shè)計(jì)是行之有效的方法。

3. 利用那些能提供給你最佳性能和功能的FPGA特性進(jìn)行FPGA原型設(shè)計(jì)。同時(shí)，利用應(yīng)用所需的知識(shí)產(chǎn)權(quán)創(chuàng)建原型。

4. 盡可能在系統(tǒng)內(nèi)檢測(cè)你的設(shè)計(jì)，驗(yàn)證它是否符合設(shè)計(jì)要求。同時(shí)，要確保在所有要經(jīng)歷的電壓和溫度范圍下利用FPGA原型對(duì)該系統(tǒng)進(jìn)行了全面檢測(cè)。

5. 使用FPGA或結(jié)構(gòu)化ASIC進(jìn)行系統(tǒng)設(shè)計(jì)。這種方法能實(shí)現(xiàn)兩個(gè)目標(biāo)。第一，你可以將FPGA投入生產(chǎn)并且將其轉(zhuǎn)變?yōu)锳SIC。這使得該系統(tǒng)能更快地進(jìn)入市場(chǎng)。第二，如果對(duì)于ASIC有突然增加的需求而供應(yīng)又不足時(shí)，就能夠生產(chǎn)一些使用FPGA的系統(tǒng)。

不建議

1. 使用FPGA只對(duì)邏輯和低級(jí)I/O(例如LVTTL或者LVCMOS)進(jìn)行原型設(shè)計(jì)。這會(huì)使得你的設(shè)計(jì)局限在低端門(mén)陣列，從而無(wú)法提供高性能。通常，F(xiàn)PGA中只有邏輯進(jìn)行原型設(shè)計(jì)，這將導(dǎo)致錯(cuò)誤理解設(shè)計(jì)在系統(tǒng)中工作的好壞。許多設(shè)計(jì)還需要高速存儲(chǔ)接口。最好對(duì)其進(jìn)行原型設(shè)計(jì)，以確保接口按需求工作，特別是在電壓和溫度變化下能正常工作。

2. 只根據(jù)單位成本而選擇ASIC方法學(xué)。這種選擇可能會(huì)節(jié)省一些物料清單(BOM)成本，但考慮到整個(gè)工程計(jì)劃的實(shí)際開(kāi)發(fā)時(shí)間和成本等因素，系統(tǒng)將失去競(jìng)爭(zhēng)力。從長(zhǎng)遠(yuǎn)看，F(xiàn)PGA和結(jié)構(gòu)化ASIC能降低開(kāi)發(fā)成本，縮短開(kāi)發(fā)周期。

3. 對(duì)于專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)的設(shè)計(jì)只考慮采用標(biāo)準(zhǔn)單元ASIC技術(shù)?？紤]到年產(chǎn)量和產(chǎn)品最快面市的需求，有時(shí)候結(jié)構(gòu)化ASIC或甚至FPGA才是最佳選擇。

4. 在了解清楚設(shè)計(jì)的市場(chǎng)需求之前就貿(mào)然選擇結(jié)構(gòu)化ASIC。當(dāng)你試圖強(qiáng)行把一個(gè)設(shè)計(jì)放入太小或性能受限的結(jié)構(gòu)化ASIC中時(shí)，該系統(tǒng)在市場(chǎng)上將直接面臨生死考驗(yàn)(DOA)。

5. 只考慮單芯片解決方案。有時(shí)，構(gòu)建系統(tǒng)的最好方法是采用兩個(gè)器件而不是一個(gè)大規(guī)模ASIC。將設(shè)計(jì)分割開(kāi)來(lái)，可以縮短整體開(kāi)發(fā)時(shí)間、簡(jiǎn)化設(shè)計(jì)流程，還能降低設(shè)計(jì)反工的危險(xiǎn)。