消除影響JESD204B鏈路傳輸?shù)囊蛩?/h1>
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時(shí)間：2018-09-03
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技術(shù)方案與實(shí)用技巧
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JESD204B串行數(shù)據(jù)鏈路接口針對(duì)支持更高速轉(zhuǎn)換器不斷增長(zhǎng)的帶寬需求而開發(fā)。作為第三代標(biāo)準(zhǔn)，它提供更高的通道速率最大值(每通道高達(dá)12.5 Gbps)，支持確定延遲和諧波幀時(shí)鐘。此外，得益于轉(zhuǎn)換器性能的提升--這些轉(zhuǎn)換器兼容開放市場(chǎng)FPGA解決方案，并且可擴(kuò)展--現(xiàn)已能輕松傳輸大量待處理的數(shù)據(jù)。
本文引用地址：http://butianyuan.cn/article/201809/388247.htm FPGA供應(yīng)商已討論了許多年有關(guān)千兆串行/解串(SERDES)接口的話題，雖然過(guò)去大部分模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)并未配備這類高速串行接口。FPGA和轉(zhuǎn)換器不與任何通用標(biāo)準(zhǔn)接口，無(wú)法利用SERDES的高帶寬。JESD204B兼容型轉(zhuǎn)換器能夠解決這個(gè)問(wèn)題，而人們針對(duì)這種新功能提出了一些問(wèn)題。
什么是8b/10b編碼，為什么JESD204B接口需使用這種編碼?
無(wú)法確保差分通道上的直流平衡信號(hào)不受隨機(jī)非編碼串行數(shù)據(jù)干擾，因?yàn)楹苡锌赡軙?huì)傳輸大量相反的1或0數(shù)據(jù)。通過(guò)串行鏈路傳輸?shù)碾S機(jī)數(shù)據(jù)還可能長(zhǎng)時(shí)間無(wú)活動(dòng)狀態(tài)，并在相對(duì)較長(zhǎng)的時(shí)間內(nèi)為全1或全0。
發(fā)生這種情況時(shí)，未編碼串行數(shù)據(jù)流的直流平衡被隔離，產(chǎn)生兩種極端情況中的一種。此時(shí)，若鏈路上再次傳輸有效數(shù)據(jù)，則很有可能發(fā)生位錯(cuò)誤，因?yàn)榫€路重新開始偏置。另外，一個(gè)長(zhǎng)期的問(wèn)題是電子遷移，因?yàn)橄鄬?duì)差分對(duì)的另一側(cè)，會(huì)保持一側(cè)的差分直流電壓。為了克服這些問(wèn)題，通常在差分串行數(shù)據(jù)流中(包括JESD204B)采用8b/10b編碼方案。
8b/10b編碼采用10個(gè)數(shù)據(jù)位，通過(guò)查找表方式從源端發(fā)送器發(fā)送8位初始信息。這種方式具有25%的固有開銷(10b/8b= 1.25)，效率較低。此外，編碼允許每個(gè)10位符號(hào)傳輸至少3位(但不超過(guò)8位)數(shù)據(jù)。這樣可確保接收器有足夠的轉(zhuǎn)換數(shù)據(jù)來(lái)恢復(fù)內(nèi)嵌的時(shí)鐘信息，而無(wú)論底層數(shù)據(jù)的動(dòng)態(tài)活動(dòng)狀態(tài)如何。
使用8b/10b編碼時(shí)，串行數(shù)據(jù)流中二進(jìn)制0和1之間的偏差保持在±1以內(nèi)，因此信號(hào)長(zhǎng)期保持直流平衡。然后，必須在接收器端的數(shù)據(jù)流上執(zhí)行10位到8位的反向解碼，才能利用反向查找表恢復(fù)原始數(shù)據(jù)。更為高效的64b/66b編碼工作原理與此相似，但開銷僅為3.125%.這種方式更為先進(jìn)，可能會(huì)用于未來(lái)的JESD204發(fā)布版中。
我為轉(zhuǎn)換器分配的JESD204B通道在系統(tǒng)板上無(wú)法順利路由至FPGA.交叉對(duì)太多，非常容易受串?dāng)_影響。能否重新映射JESD204B的通道分配，改善布局?
雖然轉(zhuǎn)換器的JESD204B串行通道可能由數(shù)字、字母或其他術(shù)語(yǔ)指定其完整鏈路的特定關(guān)系，但這種關(guān)系并非一定要保持固定不變。規(guī)范允許在初始配置數(shù)據(jù)中重新映射分配關(guān)系，只要每個(gè)通道和器件都有獨(dú)特的識(shí)別號(hào)即可。鏈路配置數(shù)據(jù)包含器件和通道識(shí)別號(hào)，可識(shí)別其操作。利用該信息，通過(guò)縱橫式多路復(fù)用器，多通道發(fā)送器就可方便地重新分配任何數(shù)字邏輯串行數(shù)據(jù)至任何物理輸出通道。
雖然這只是規(guī)范許可的一個(gè)可選功能，但如果ADC供應(yīng)商提供縱橫式多路復(fù)用器功能，可將邏輯輸出重新分配給物理輸出，那么鏈路I/O就能重新配置為最佳順序，為布局布線提供最大程度的便利。FPGA接收器可接收相同的初始配置數(shù)據(jù)，并改變預(yù)期通道分配，恢復(fù)數(shù)據(jù)。有了這一功能，從一個(gè)器件到另一個(gè)器件的通道路由便簡(jiǎn)單得多，并可獨(dú)立于硅片供應(yīng)商在數(shù)據(jù)手冊(cè)中分配的初始名稱。
我正嘗試在我系統(tǒng)中設(shè)計(jì)一個(gè)使用JESD204B多點(diǎn)鏈路的轉(zhuǎn)換器。它與單點(diǎn)鏈路有何不同?
JESD204B規(guī)范提供稱為“多點(diǎn)鏈路”的接口。它是一種連接三個(gè)或三個(gè)以上JESD204B設(shè)備的通信鏈路。取決于轉(zhuǎn)換器的使用方式，相比單點(diǎn)鏈路，這種鏈路配置在某些情況下更為有效。
比如，使用JESD204B的雙通道ADC.大部分情況下，雙通道ADC針對(duì)兩個(gè)轉(zhuǎn)換器提供單個(gè)時(shí)鐘輸入。它將迫使ADC以同樣的頻率進(jìn)行模擬采樣。但對(duì)于某些特定的應(yīng)用而言，這類器件也可能采用兩個(gè)獨(dú)立的輸入時(shí)鐘，每個(gè)時(shí)鐘可單獨(dú)驅(qū)動(dòng)對(duì)應(yīng)的ADC.這樣，兩個(gè)ADC之間便有可能產(chǎn)生采樣相位差，甚至每個(gè)ADC單獨(dú)以相互不相干的頻率進(jìn)行采樣。在后一種情況中，單個(gè)JESD204B鏈路上存在來(lái)自所有兩個(gè)轉(zhuǎn)換器的數(shù)據(jù)，若不采用復(fù)雜的后端FIFO方案，則無(wú)法正常工作。
該問(wèn)題的一種解決方案是讓雙通道轉(zhuǎn)換器使用多點(diǎn)鏈路JESD204B接口，其中每個(gè)轉(zhuǎn)換器都使用各自獨(dú)立的串行鏈路輸出。然后便可針對(duì)每個(gè)ADC使用非相干時(shí)鐘，且每個(gè)串行鏈路的輸出可方便地單獨(dú)路由至獨(dú)立的FPGA或ASIC.多點(diǎn)鏈路配置還可用于將單個(gè)FPGA的多路數(shù)據(jù)流發(fā)送至多個(gè)DAC.隨著鏈路上器件數(shù)目的增加，在多點(diǎn)配置中最小化器件的時(shí)鐘分布偏斜將會(huì)是非常具有挑戰(zhàn)性的任務(wù)。
JESD204B中的確定延遲到底是什么? 它是否就是轉(zhuǎn)換器的總延遲?
ADC的總延遲表示其輸入一個(gè)模擬樣本、處理、并從器件輸出數(shù)字信號(hào)所需的時(shí)間。類似地，DAC的總延遲表示從數(shù)字樣本數(shù)據(jù)輸入器件直到模擬輸出相應(yīng)樣本的時(shí)間。通常，對(duì)這兩者都以分辨率為采樣時(shí)鐘周期進(jìn)行測(cè)量，因?yàn)樗鼈兣c頻率有關(guān)。這在原理上與JESD204B鏈路部署中描述的確定延遲的定義有所不同。
JESD204B鏈路的確定延遲定義為數(shù)據(jù)從發(fā)送器(ADC或源端FPGA)的并行幀數(shù)據(jù)輸入傳播至接收器(DAC或接收端FPGA)并行去幀數(shù)據(jù)輸出所需的時(shí)間。該時(shí)間通常以分辨率為幀時(shí)鐘周期或以器件時(shí)鐘進(jìn)行測(cè)量(圖1)。該定義不包括ADC的模擬前端內(nèi)核或DAC的后端模擬內(nèi)核。不僅兩個(gè)器件在這種延遲計(jì)算中作為函數(shù)使用，與兩個(gè)器件接口的串行數(shù)據(jù)信號(hào)路由也將作為函數(shù)參與計(jì)算。這意味著確定延遲在多轉(zhuǎn)換器系統(tǒng)或多點(diǎn)鏈路中，可能大于或小于確定延遲，具體取決于JESD204B通道的路由長(zhǎng)度。接收器的緩沖器延遲有助于彌補(bǔ)路由造成的延遲差異。
圖1. 兩個(gè)互連設(shè)備的幀封裝器與去幀器之間JESD204B確定延遲的概念示例 延遲函數(shù)包括三個(gè)項(xiàng)：發(fā)送器、接收器和它們之間的接口傳播時(shí)間
JESD204B如何使用結(jié)束位?結(jié)束位存在的意義是什么?
JESD204B鏈路允許分配多于實(shí)際需要的信息空間，用來(lái)發(fā)送轉(zhuǎn)換器數(shù)據(jù)和控制位。如果某個(gè)特定轉(zhuǎn)換器或配置的數(shù)據(jù)未填滿整個(gè)空間，則以定義中的結(jié)束位填充。例如，N'= 16的空間大于打包后的13位實(shí)際數(shù)據(jù)(N = 13 + CS = 0)。這種情況下，將使用3個(gè)結(jié)束位填充未使用的數(shù)據(jù)空間(圖2)。
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技術(shù)方案與實(shí)用技巧
JESD204B串行數(shù)據(jù)鏈路接口針對(duì)支持更高速轉(zhuǎn)換器不斷增長(zhǎng)的帶寬需求而開發(fā)。作為第三代標(biāo)準(zhǔn)，它提供更高的通道速率最大值(每通道高達(dá)12.5 Gbps)，支持確定延遲和諧波幀時(shí)鐘。此外，得益于轉(zhuǎn)換器性能的提升--這些轉(zhuǎn)換器兼容開放市場(chǎng)FPGA解決方案，并且可擴(kuò)展--現(xiàn)已能輕松傳輸大量待處理的數(shù)據(jù)。
本文引用地址：http://butianyuan.cn/article/201809/388247.htmFPGA供應(yīng)商已討論了許多年有關(guān)千兆串行/解串(SERDES)接口的話題，雖然過(guò)去大部分模數(shù)轉(zhuǎn)換器(ADC)和數(shù)模轉(zhuǎn)換器(DAC)并未配備這類高速串行接口。FPGA和轉(zhuǎn)換器不與任何通用標(biāo)準(zhǔn)接口，無(wú)法利用SERDES的高帶寬。JESD204B兼容型轉(zhuǎn)換器能夠解決這個(gè)問(wèn)題，而人們針對(duì)這種新功能提出了一些問(wèn)題。
什么是8b/10b編碼，為什么JESD204B接口需使用這種編碼?
無(wú)法確保差分通道上的直流平衡信號(hào)不受隨機(jī)非編碼串行數(shù)據(jù)干擾，因?yàn)楹苡锌赡軙?huì)傳輸大量相反的1或0數(shù)據(jù)。通過(guò)串行鏈路傳輸?shù)碾S機(jī)數(shù)據(jù)還可能長(zhǎng)時(shí)間無(wú)活動(dòng)狀態(tài)，并在相對(duì)較長(zhǎng)的時(shí)間內(nèi)為全1或全0。
發(fā)生這種情況時(shí)，未編碼串行數(shù)據(jù)流的直流平衡被隔離，產(chǎn)生兩種極端情況中的一種。此時(shí)，若鏈路上再次傳輸有效數(shù)據(jù)，則很有可能發(fā)生位錯(cuò)誤，因?yàn)榫€路重新開始偏置。另外，一個(gè)長(zhǎng)期的問(wèn)題是電子遷移，因?yàn)橄鄬?duì)差分對(duì)的另一側(cè)，會(huì)保持一側(cè)的差分直流電壓。為了克服這些問(wèn)題，通常在差分串行數(shù)據(jù)流中(包括JESD204B)采用8b/10b編碼方案。
8b/10b編碼采用10個(gè)數(shù)據(jù)位，通過(guò)查找表方式從源端發(fā)送器發(fā)送8位初始信息。這種方式具有25%的固有開銷(10b/8b= 1.25)，效率較低。此外，編碼允許每個(gè)10位符號(hào)傳輸至少3位(但不超過(guò)8位)數(shù)據(jù)。這樣可確保接收器有足夠的轉(zhuǎn)換數(shù)據(jù)來(lái)恢復(fù)內(nèi)嵌的時(shí)鐘信息，而無(wú)論底層數(shù)據(jù)的動(dòng)態(tài)活動(dòng)狀態(tài)如何。
使用8b/10b編碼時(shí)，串行數(shù)據(jù)流中二進(jìn)制0和1之間的偏差保持在±1以內(nèi)，因此信號(hào)長(zhǎng)期保持直流平衡。然后，必須在接收器端的數(shù)據(jù)流上執(zhí)行10位到8位的反向解碼，才能利用反向查找表恢復(fù)原始數(shù)據(jù)。更為高效的64b/66b編碼工作原理與此相似，但開銷僅為3.125%.這種方式更為先進(jìn)，可能會(huì)用于未來(lái)的JESD204發(fā)布版中。
我為轉(zhuǎn)換器分配的JESD204B通道在系統(tǒng)板上無(wú)法順利路由至FPGA.交叉對(duì)太多，非常容易受串?dāng)_影響。能否重新映射JESD204B的通道分配，改善布局?
雖然轉(zhuǎn)換器的JESD204B串行通道可能由數(shù)字、字母或其他術(shù)語(yǔ)指定其完整鏈路的特定關(guān)系，但這種關(guān)系并非一定要保持固定不變。規(guī)范允許在初始配置數(shù)據(jù)中重新映射分配關(guān)系，只要每個(gè)通道和器件都有獨(dú)特的識(shí)別號(hào)即可。鏈路配置數(shù)據(jù)包含器件和通道識(shí)別號(hào)，可識(shí)別其操作。利用該信息，通過(guò)縱橫式多路復(fù)用器，多通道發(fā)送器就可方便地重新分配任何數(shù)字邏輯串行數(shù)據(jù)至任何物理輸出通道。
雖然這只是規(guī)范許可的一個(gè)可選功能，但如果ADC供應(yīng)商提供縱橫式多路復(fù)用器功能，可將邏輯輸出重新分配給物理輸出，那么鏈路I/O就能重新配置為最佳順序，為布局布線提供最大程度的便利。FPGA接收器可接收相同的初始配置數(shù)據(jù)，并改變預(yù)期通道分配，恢復(fù)數(shù)據(jù)。有了這一功能，從一個(gè)器件到另一個(gè)器件的通道路由便簡(jiǎn)單得多，并可獨(dú)立于硅片供應(yīng)商在數(shù)據(jù)手冊(cè)中分配的初始名稱。
我正嘗試在我系統(tǒng)中設(shè)計(jì)一個(gè)使用JESD204B多點(diǎn)鏈路的轉(zhuǎn)換器。它與單點(diǎn)鏈路有何不同?
JESD204B規(guī)范提供稱為“多點(diǎn)鏈路”的接口。它是一種連接三個(gè)或三個(gè)以上JESD204B設(shè)備的通信鏈路。取決于轉(zhuǎn)換器的使用方式，相比單點(diǎn)鏈路，這種鏈路配置在某些情況下更為有效。
比如，使用JESD204B的雙通道ADC.大部分情況下，雙通道ADC針對(duì)兩個(gè)轉(zhuǎn)換器提供單個(gè)時(shí)鐘輸入。它將迫使ADC以同樣的頻率進(jìn)行模擬采樣。但對(duì)于某些特定的應(yīng)用而言，這類器件也可能采用兩個(gè)獨(dú)立的輸入時(shí)鐘，每個(gè)時(shí)鐘可單獨(dú)驅(qū)動(dòng)對(duì)應(yīng)的ADC.這樣，兩個(gè)ADC之間便有可能產(chǎn)生采樣相位差，甚至每個(gè)ADC單獨(dú)以相互不相干的頻率進(jìn)行采樣。在后一種情況中，單個(gè)JESD204B鏈路上存在來(lái)自所有兩個(gè)轉(zhuǎn)換器的數(shù)據(jù)，若不采用復(fù)雜的后端FIFO方案，則無(wú)法正常工作。
該問(wèn)題的一種解決方案是讓雙通道轉(zhuǎn)換器使用多點(diǎn)鏈路JESD204B接口，其中每個(gè)轉(zhuǎn)換器都使用各自獨(dú)立的串行鏈路輸出。然后便可針對(duì)每個(gè)ADC使用非相干時(shí)鐘，且每個(gè)串行鏈路的輸出可方便地單獨(dú)路由至獨(dú)立的FPGA或ASIC.多點(diǎn)鏈路配置還可用于將單個(gè)FPGA的多路數(shù)據(jù)流發(fā)送至多個(gè)DAC.隨著鏈路上器件數(shù)目的增加，在多點(diǎn)配置中最小化器件的時(shí)鐘分布偏斜將會(huì)是非常具有挑戰(zhàn)性的任務(wù)。
JESD204B中的確定延遲到底是什么? 它是否就是轉(zhuǎn)換器的總延遲?
ADC的總延遲表示其輸入一個(gè)模擬樣本、處理、并從器件輸出數(shù)字信號(hào)所需的時(shí)間。類似地，DAC的總延遲表示從數(shù)字樣本數(shù)據(jù)輸入器件直到模擬輸出相應(yīng)樣本的時(shí)間。通常，對(duì)這兩者都以分辨率為采樣時(shí)鐘周期進(jìn)行測(cè)量，因?yàn)樗鼈兣c頻率有關(guān)。這在原理上與JESD204B鏈路部署中描述的確定延遲的定義有所不同。
JESD204B鏈路的確定延遲定義為數(shù)據(jù)從發(fā)送器(ADC或源端FPGA)的并行幀數(shù)據(jù)輸入傳播至接收器(DAC或接收端FPGA)并行去幀數(shù)據(jù)輸出所需的時(shí)間。該時(shí)間通常以分辨率為幀時(shí)鐘周期或以器件時(shí)鐘進(jìn)行測(cè)量(圖1)。該定義不包括ADC的模擬前端內(nèi)核或DAC的后端模擬內(nèi)核。不僅兩個(gè)器件在這種延遲計(jì)算中作為函數(shù)使用，與兩個(gè)器件接口的串行數(shù)據(jù)信號(hào)路由也將作為函數(shù)參與計(jì)算。這意味著確定延遲在多轉(zhuǎn)換器系統(tǒng)或多點(diǎn)鏈路中，可能大于或小于確定延遲，具體取決于JESD204B通道的路由長(zhǎng)度。接收器的緩沖器延遲有助于彌補(bǔ)路由造成的延遲差異。
圖1. 兩個(gè)互連設(shè)備的幀封裝器與去幀器之間JESD204B確定延遲的概念示例 延遲函數(shù)包括三個(gè)項(xiàng)：發(fā)送器、接收器和它們之間的接口傳播時(shí)間
JESD204B如何使用結(jié)束位?結(jié)束位存在的意義是什么?
JESD204B鏈路允許分配多于實(shí)際需要的信息空間，用來(lái)發(fā)送轉(zhuǎn)換器數(shù)據(jù)和控制位。如果某個(gè)特定轉(zhuǎn)換器或配置的數(shù)據(jù)未填滿整個(gè)空間，則以定義中的結(jié)束位填充。例如，N'= 16的空間大于打包后的13位實(shí)際數(shù)據(jù)(N = 13 + CS = 0)。這種情況下，將使用3個(gè)結(jié)束位填充未使用的數(shù)據(jù)空間(圖2)。
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