看看國(guó)外廠商正在發(fā)力研究的這些新技術(shù)

　　每年十二月，在美國(guó)舊金山或華盛頓哥倫比亞特區(qū)其中一處舉行的年度電子會(huì)議。此會(huì)議作為一個(gè)論壇，在其中報(bào)告半導(dǎo)體、電子元件技術(shù)、設(shè)計(jì)、制造、物理與模型等領(lǐng)域中的技術(shù)突破。這個(gè)會(huì)會(huì)議就是IEEE國(guó)際電子元件會(huì)議(International Electron Devices Meeting，縮寫(xiě)：IEDM)

　　在每一界的IEDM上，全球工業(yè)界與學(xué)界的管理者、工程師和科學(xué)家將會(huì)聚集在一起討論納米級(jí)CMOS晶體管技術(shù)、先進(jìn)內(nèi)存、顯示、感測(cè)器、微機(jī)電系統(tǒng)元件、新穎量子與納米級(jí)規(guī)模元件、粒子物理學(xué)現(xiàn)象、光電工程、功率與能量收集元件、高速元件、制程技術(shù)、元件模型化與模擬。 會(huì)議也涵蓋硅、化合物、有機(jī)半導(dǎo)體與新興材料系統(tǒng)元件的討論和簡(jiǎn)報(bào)。

　　在今年的IEDM上，我們看到以下新技術(shù)趨勢(shì)：

　　三星力推下一代3nm GAA-FET

　　在今年五月份的Samsung Foundry Forum論壇上，韓國(guó)半導(dǎo)體巨頭宣布了他們的工藝路線圖。按照三星規(guī)劃，其將首次采用EUV光刻(極紫外光刻)的7nm LPP(Low Power Plus)工藝技術(shù)將于今年下半年投產(chǎn)。關(guān)鍵IP正在研發(fā)中，明年上半年完成;7nm之后將會(huì)是其5nm LPE(Low Power Early)，能實(shí)現(xiàn)更大面積的電路縮放和更低的功耗;在這之后，便會(huì)迎來(lái)4nm LPE/LPP制程工藝，這也是三星最后一次應(yīng)用高度成熟和行業(yè)驗(yàn)證的FinFET立體晶體管技術(shù)。

三星路線圖

　　在3nm的時(shí)候，三星計(jì)劃引入了Gate-All-Around(簡(jiǎn)稱(chēng)GAA)，也就是環(huán)繞柵極。相比于現(xiàn)在的FinFET Tri-Gate三柵極設(shè)計(jì)，這個(gè)重新設(shè)計(jì)了底層結(jié)構(gòu)的晶體管能克服當(dāng)前技術(shù)的物理、性能極限，增強(qiáng)柵極控制，獲得性能大大提升。在日前的IEDM上，三星晶圓代工業(yè)務(wù)負(fù)責(zé)人表示，三星已經(jīng)完成了3nm工藝技術(shù)的性能驗(yàn)證，并且在進(jìn)一步完善該工藝，目標(biāo)是在2020年大規(guī)模量產(chǎn)。

　　所謂Gate-all-around (GAA) ，有時(shí)候被稱(chēng)作橫向納米線場(chǎng)效應(yīng)管。這是一個(gè)周邊環(huán)繞著 gate 的 FinFet 。按照專(zhuān)家的觀點(diǎn)， GAA 晶體管能夠提供比 FinFet 更好的靜電特性，可滿足某些柵極寬度的需求，這主要體現(xiàn)在同等尺寸結(jié)構(gòu)下，GAA溝道控制能力增強(qiáng)，因此給尺寸進(jìn)一步微縮提供了可能;傳統(tǒng)Finfet的溝道僅三面被柵極包圍，而GAA以納米線溝道設(shè)計(jì)為例，溝道的整個(gè)外輪廓都被柵極完全包裹住，這就意味著柵極對(duì)溝道的控制性能就更好。

　　從平面晶體管到GAA的演進(jìn)

　　從Cadence博主Paul McLellan的文章我們可以看到，三星研究人員將將他們采用全環(huán)柵(GAA)晶體管設(shè)計(jì)的3nm CMOS技術(shù)叫做多橋通道(MBC)架構(gòu)。據(jù)介紹，這個(gè)由納米片(nanosheets)的水平層制成的溝道完全被柵極結(jié)構(gòu)包圍。

　　三星聲稱(chēng)，這種技術(shù)具有高度可制造性。因?yàn)樗昧嗽摴粳F(xiàn)有的約90%的FinFET制造技術(shù)，而只需要少量修改過(guò)的光掩模。他們用它構(gòu)建了一個(gè)功能齊全的高密度SRAM宏。他們表示，該工藝具有出色的柵極可控性(65 mV / dec亞閾值擺幅(subthreshold swing))，這比公司的FinFET技術(shù)高31%，且因?yàn)榧{米片通道寬度可通過(guò)直接圖案化來(lái)改變，這就給設(shè)計(jì)提供了靈活性。

　　在大家為晶體管的未來(lái)感到擔(dān)憂的時(shí)候，三星給大家做了一個(gè)好指引。

　　IMEC發(fā)布16nm DRAM

　　與CPU等芯片相比，DRAM內(nèi)存在20nm節(jié)點(diǎn)之后也放緩了速度，線寬減少越來(lái)越困難，40nm工藝的DRAM內(nèi)存芯片線寬減少約為5-10nm，20nm工藝的線寬減少就只有2-3nm了，更先進(jìn)的工藝減少線寬就更困難了。能量功耗，帶寬，延遲和制程升級(jí)成為了DRAM業(yè)者關(guān)注的重要問(wèn)題，這也讓廠商舉步維艱。

　　以三星和SK海力士為例，據(jù)臺(tái)灣媒體Digitimes在今年五月的報(bào)道，韓國(guó)兩大存儲(chǔ)巨頭的18nm制程雙雙出現(xiàn)了良率問(wèn)題，并遭到數(shù)據(jù)中心客戶(hù)退貨，且在改善前將暫緩出貨，受到影響的業(yè)者包括亞馬遜及阿里巴巴、騰訊、華為等大廠，臺(tái)灣地區(qū)業(yè)者也陸續(xù)于近1～2周內(nèi)獲得訊息。報(bào)道進(jìn)一步指出，三星18nm制程并非第一次傳出質(zhì)量疑慮，先前已修改過(guò)2次設(shè)計(jì)，原本業(yè)界以為第3次改良將可安全過(guò)關(guān)，不過(guò)高階服務(wù)器產(chǎn)品應(yīng)用于數(shù)據(jù)中心的要求較為嚴(yán)格，環(huán)境測(cè)試也較為嚴(yán)峻，在DRAM制程持續(xù)微縮下，導(dǎo)致符合規(guī)格的產(chǎn)品良率較難穩(wěn)定控制。

　　在18nm已經(jīng)如此艱難，但專(zhuān)家認(rèn)為20nm以下，DRAM工藝預(yù)計(jì)將經(jīng)過(guò)兩到三次的技術(shù)迭代，可以稱(chēng)之為1x nm，1y nm，1z nm。其中，1x nm位于16nm和19nm之間，1y nm則定義為14nm到16nm，1z nm則是12nm到14nm。隨著而來(lái)的晶體管泄漏電流等問(wèn)題就成為了懸在開(kāi)發(fā)者頭上的達(dá)摩克利斯之劍。

DRAM技術(shù)演進(jìn)圖，幾乎所有廠商的1X、1Y和1Z路線圖都延期了。