應(yīng)對傳統(tǒng)摩爾定律微縮挑戰(zhàn)需要芯片布線和集成的新方法

從計(jì)算機(jī)行業(yè)的早期開始，芯片設(shè)計(jì)人員就對晶體管數(shù)量的需求永無止境。英特爾于1971年推出了具有2,300個(gè)晶體管的4004微處理器，激發(fā)了微處理器革命；到了今天，主流CPU已有數(shù)百億的晶體管。

在過去多年的發(fā)展中，技術(shù)的變革在于——如何將更高的晶體管預(yù)算轉(zhuǎn)化為更好的芯片和系統(tǒng)。在 2000 年代初期的丹納德微縮時(shí)代，縮小的晶體管推動了芯片功率（Power）、性能（Performance）和面積成本（Area-cost）即PPAC的同步改進(jìn)。設(shè)計(jì)人員可以提高單核CPU的運(yùn)行速度，以加速現(xiàn)有軟件應(yīng)用程序的性能，同時(shí)保持合理的功耗和熱量。當(dāng)無法在不產(chǎn)生過多熱量的情況下將單核芯片推向更高速度時(shí)，丹納德微縮就結(jié)束了。而導(dǎo)致的結(jié)果就是——功率（下圖中的橙色線）和頻率（下圖中的綠色線）改進(jìn)也都停止了。

新的架構(gòu)

如上圖所示，設(shè)計(jì)人員使用越來越多的晶體管來添加CPU內(nèi)核（上圖中黑色線）以及并行化的軟件應(yīng)用程序，以使計(jì)算工作負(fù)載能夠跨越更多的內(nèi)核劃分。最終，并行性達(dá)到了阿姆達(dá)爾微縮的極限（上圖藍(lán)色線），業(yè)界使用越來越多的晶體管來整合GPU和TPU。這些GPU和TPU繼續(xù)隨著核心數(shù)量的增加而擴(kuò)展，從而加速了3D圖形和機(jī)器學(xué)習(xí)算法等工作負(fù)載。今天，我們正處于一個(gè)以新架構(gòu)為特征的時(shí)代——運(yùn)算性能取決于內(nèi)核和加速器，并由增加的晶體管預(yù)算和更大的芯片尺寸來驅(qū)動。但是，正如我將在本博客后面解釋的那樣，新的限制正在步步逼近。

EUV來了，現(xiàn)在怎么辦？

EUV光刻技術(shù)已經(jīng)到來，這使得在芯片上打印更小的晶體管特征和布線成為可能。但這些從業(yè)者也面臨新的挑戰(zhàn)。在國際電子器件會議（IEDM 2019）期間名為“邏輯的未來：EUV來了，現(xiàn)在怎么辦？”的圓桌論壇上，行業(yè)專家提出這種技術(shù)簡化了圖形化，但這并不是靈丹妙藥。我列出了參會人員所討論到的幾個(gè)挑戰(zhàn)，他們提出來的解決方案如今正在半導(dǎo)體行業(yè)的新路線圖中逐步實(shí)現(xiàn)。

首先，論壇提出了一個(gè)對某些人來說違反直覺的挑戰(zhàn)：在芯片制造中，越小不一定越好，因?yàn)樵谕豢臻g中封裝的晶體管觸點(diǎn)和互連線越多，芯片的速度就越慢，能效就越低。

其次，該論壇上預(yù)測了背面配電網(wǎng)絡(luò)的到來——這是一種設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）技術(shù)，目前已出現(xiàn)在領(lǐng)先芯片制造商的路線圖中。它允許邏輯密度增加高達(dá)30%，而無需對光刻進(jìn)行任何更改。

我們現(xiàn)在正處于摩爾定律的第四次演變中，芯片制造商可以通過設(shè)計(jì)在各種節(jié)點(diǎn)上制造的芯片“然后使用先進(jìn)的封裝將它們縫合在一起”來降低成本。事實(shí)上，早在57年前，摩爾博士就已經(jīng)預(yù)言了正在興起的異構(gòu)設(shè)計(jì)和集成時(shí)代。

應(yīng)用材料公司已在5月26日的“芯片布線和集成的新方法”大師課上，進(jìn)一步探討了上述三個(gè)話題，同時(shí)我們也展示了材料工程和異構(gòu)集成方面的創(chuàng)新，從而解決EUV微縮出現(xiàn)的電阻問題；在不改變光刻技術(shù)的情況下，實(shí)現(xiàn)微縮邏輯芯片的新方法；以及為設(shè)計(jì)人員提供幾乎無限的晶體管預(yù)算。以下是本次大師課的內(nèi)容概述。

提高功率和性能所需的布線創(chuàng)新

EUV的出現(xiàn)使制造商能夠通過單次曝光打印25納米間距內(nèi)的特征，從而簡化了圖形化。不幸的是，使芯片布線更小并不能使它變得更好。EUV微縮的電阻難題存在于最小的晶體管觸點(diǎn)、通孔和互連中，這就是材料工程需要?jiǎng)?chuàng)新的地方。

芯片中最小的導(dǎo)線是為晶體管的柵極、源極和漏極供電的觸點(diǎn)。觸點(diǎn)將晶體管連接到周圍的互連線，該互連線由金屬線和通孔組成，允許將電源和信號路由到晶體管并貫穿整個(gè)芯片。

為了創(chuàng)建布線，我們在介電材料中刻蝕出溝槽，然后使用金屬疊層沉積布線，該金屬疊層通常包括一個(gè)阻擋層，可防止金屬與介電材料混合；提升粘附的襯墊層；促進(jìn)金屬填充的種子層；晶體管觸點(diǎn)使用鎢或鈷等金屬，互連線使用銅。

但遺憾的是，阻擋層和襯墊層不能很好地縮小，并且隨著我們使用EUV縮小溝槽圖案，阻擋層和襯墊占用的空間比例增加，而可用于布線的空間減少了。布線越小，電阻越高。

而應(yīng)用材料公司一直致力于開發(fā)新的技術(shù)，重塑芯片布線的設(shè)計(jì)和制造方式。

使用背面配電網(wǎng)絡(luò)促進(jìn)邏輯電路微縮

晶體管由電線網(wǎng)絡(luò)供電，電線網(wǎng)絡(luò)將電壓從片外穩(wěn)壓器通過芯片的所有金屬層傳輸?shù)矫總€(gè)邏輯單元。在芯片的12個(gè)或更多金屬層中的每一層，布線電阻都會降低電源電壓。

供電網(wǎng)絡(luò)的設(shè)計(jì)裕度可以承受穩(wěn)壓器和晶體管之間10%的壓降。使用EUV進(jìn)一步微縮線路和通孔會導(dǎo)致更高的電阻和布線擁塞。因此，如果不承受高達(dá)50%的電壓降低，我們可能無法使用現(xiàn)有的電力傳輸技術(shù)微縮到3納米以下，從而產(chǎn)生嚴(yán)重的晶體管穩(wěn)定性問題。

在每個(gè)邏輯單元內(nèi)，電源線（也稱為“軌道”）需要具有一定的尺寸，以便為晶體管提供足夠的電壓以進(jìn)行切換。它們不能像晶體管結(jié)構(gòu)和信號線等其它邏輯單元組件那樣微縮。因此，電源軌現(xiàn)在比其它元件寬約三倍，對邏輯密度微縮構(gòu)成了主要障礙。

其解決方案是一個(gè)簡單而美妙的想法：為什么不將所有電源線移到背面呢？從而解決電壓降低問題和邏輯單元微縮難題并顯著地增加價(jià)值？

這正是應(yīng)用材料公司基于晶圓正面布線領(lǐng)先技術(shù)上的創(chuàng)新。“背面配電網(wǎng)絡(luò)”將繞過芯片的12個(gè)或更多布線層，以將電壓降低多達(dá)7倍。從邏輯單元中移除電源軌可以使邏輯密度在相同的光刻間距下最多微縮30%——相當(dāng)于在相同的光刻間距下兩代EUV的微縮。

根據(jù)公開信息，芯片制造商正在評估三種不同的背面配電架構(gòu)，每種架構(gòu)都有設(shè)計(jì)權(quán)衡。一些方法將更容易制造，而其它更復(fù)雜的方法可以最大限度地?cái)U(kuò)大面積。

異構(gòu)集成在芯片和系統(tǒng)級別推動PPACt

隨著晶體管數(shù)量繼續(xù)呈指數(shù)增長，而二維微縮速度放緩，芯片尺寸正在增加，并推高了“光罩限制”。當(dāng)摩爾定律微縮平穩(wěn)時(shí)，設(shè)計(jì)人員可以在該空間中放置大量高性能PC和服務(wù)器芯片，或少量極高性能服務(wù)器芯片。今天，服務(wù)器、GPU甚至PC芯片的設(shè)計(jì)者想要的晶體管數(shù)量超過了標(biāo)線片區(qū)域所能容納的數(shù)量。這迫使并加速了行業(yè)向使用先進(jìn)封裝技術(shù)的異構(gòu)設(shè)計(jì)和集成的過渡。

從概念上講，如果兩個(gè)芯片可以使用它們的后端互連線連接，那么異構(gòu)芯片可以作為一個(gè)芯片執(zhí)行，從而克服標(biāo)線限制。事實(shí)上，這個(gè)概念是存在的：被稱為混合鍵合，它正在領(lǐng)先的芯片制造商的路線圖中出現(xiàn)。一個(gè)有前景的例子是將大型SRAM高速緩存芯片與CPU芯片結(jié)合，以同時(shí)克服標(biāo)線限制、加快開發(fā)時(shí)間、提升性能、減小芯片尺寸、提高良率和降低成本。SRAM緩存可以使用舊的、折舊的制造節(jié)點(diǎn)來構(gòu)建，以進(jìn)一步降低成本。此外，使用先進(jìn)的基板和封裝技術(shù)，例如硅通孔，設(shè)計(jì)人員可以引入其它無法很好擴(kuò)展的技術(shù)，例如DRAM和閃存、模擬、電源和光學(xué)芯片，更接近于邏輯和內(nèi)存緩存，進(jìn)而改善系統(tǒng)設(shè)計(jì)靈活性、成本和上市時(shí)間，并提高系統(tǒng)性能、功率、尺寸和成本。

為了加速行業(yè)從系統(tǒng)單芯片時(shí)代向系統(tǒng)級封裝時(shí)代過渡，應(yīng)用材料公司正致力于開發(fā)混合鍵合的解決方案。

此外，我們在美國時(shí)間5月26日舉辦的“芯片布線和集成的新方法”大師課上，還探討了一個(gè)相關(guān)的領(lǐng)域——需要更大的半導(dǎo)體級先進(jìn)基板用于異質(zhì)集成，以此使得設(shè)計(jì)人員能夠利用更大的封裝集成更多的芯片并且成本更具競爭力。

作者簡介：

 Kevin Moraes是應(yīng)用材料公司半導(dǎo)體事業(yè)部產(chǎn)品和營銷副總裁。他負(fù)責(zé)領(lǐng)導(dǎo)團(tuán)隊(duì)制定產(chǎn)品戰(zhàn)略、投資重點(diǎn)、管理產(chǎn)品線等。Moraes博士擁有倫斯勒理工學(xué)院材料科學(xué)與工程博士學(xué)位、加州大學(xué)伯克利分校哈斯商學(xué)院MBA學(xué)位。

相關(guān)閱讀：

1. 原博客——Classic Moore’s Law Scaling Challenges Demand New Ways to Wire and Integrate Chips：https://blog.appliedmaterials.com/classic-moore%E2%80%99s-law-scaling-challenges-demand-new-ways-wire-and-integrate-chips

2. “芯片布線和集成的新方法”大師課鏈接：https://ir.appliedmaterials.com/events/event-details/new-ways-wire-and-integrate-chips

3. 應(yīng)用材料公司微信公眾號文章：https://mp.weixin.qq.com/s/EqRznk6mFxBUOQ78pEmA7w