三星公布3納米GAA架構制程技術芯片開始生產(chǎn)

2022年6月30日，作為先進的半導體技術廠商之一的三星電子今日宣布, 基于3納米（nm）全環(huán)繞柵極（Gate-All-AroundT,簡稱 GAA）制程工藝節(jié)點的芯片已經(jīng)開始初步生產(chǎn)。較三星5納米（nm）而言，優(yōu)化的3納米（nm）工藝，性能提高23%，功耗降低45%，芯片面積減少16%

三星電子首次實現(xiàn)GAA"多橋-通道場效應晶體管"（簡稱: MBCFET^TM  Multi-Bridge-Channel FET）應用打破了FinFET技術的性能限制，通過降低工作電壓水平來提高能耗比，同時還通過增加驅動電流增強芯片性能。三星首先將納米片晶體管應用于高性能、低功耗計算領域的半導體芯片，并計劃將其擴大至移動處理器領域。

三星電子Foundry業(yè)務部總經(jīng)理崔時榮表示："一直以來，三星電子不斷將新一代工藝技術應用于生產(chǎn)制造中。例如：三星的第一個High-K Metal Gate (HKMG) 工藝、FinFET 以及 EUV等。三星希望通過率先采用3nm工藝的"多橋-通道場效應晶體管"（ MBCFET^TM），將繼續(xù)保持半導體行業(yè)前沿地位。同時，三星將繼續(xù)在競爭性技術開發(fā)方面積極創(chuàng)新，并建立有助于加速實現(xiàn)技術成熟的流程"。

技術設計優(yōu)化，使PPA^[1]收益更大化

3nmGAA 技術采用了更寬通的納米片，與采用窄通道納米線的GAA 技術相比能提供更高的性能和能耗比。3納米GAA 技術上，三星能夠調整納米晶體管的通道寬度，優(yōu)化功耗和性能，從而能夠滿足客戶的多元需求。此外，GAA 的設計靈活性對設計技術協(xié)同優(yōu)化（DTCO) ^[2]非常有利，有助于實現(xiàn)更好的PPA 優(yōu)勢。與三星5nm工藝相比，第一代3nm工藝可以使功耗降低45%，性能提升23%，芯片面積減少16%；而未來第二代3nm工藝則使功耗降低50%，性能提升30%，芯片面積減少 35%。

與SAFE^TM合作伙伴一起，提供3納米設計基礎設施和服務

隨著工藝節(jié)點變得越來越小，而芯片性能需求越來越高，IC設計師們需要面對處理海量數(shù)據(jù)，以及驗證功能更多、擴展更緊密的復雜產(chǎn)品的挑戰(zhàn)。為了滿足這些需求，三星致力于提供更穩(wěn)定的設計環(huán)境，以幫助減少設計、驗證和批準過程所需的時間，同時也提高了產(chǎn)品的可靠性。

自2021年第三季度以來，三星電子一直通過與包括ANSYS、楷登電子、西門子和新思科技在內的三星先進晶圓代工生態(tài)系統(tǒng)SAFE ^TM（Samsung Advanced Foundry Ecosystem）合作伙伴的緊密協(xié)作，提供成熟的設計基礎設施，使其能夠在更短的時間內完善其產(chǎn)品。