聯(lián)電與Cadence攜手22納米模擬與混合信號(hào)設(shè)計(jì)認(rèn)證

聯(lián)華電子與Cadence于今(8月24)日共同宣布，Cadence的模擬與混合信號(hào)(Analog/Mixed Signal, AMS)芯片設(shè)計(jì)流程獲得聯(lián)華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認(rèn)證，此流程可優(yōu)化制程效率、縮短設(shè)計(jì)時(shí)間，加速5G、物聯(lián)網(wǎng)和顯示等應(yīng)用設(shè)計(jì)開發(fā)，滿足日漸增高的市場(chǎng)需求。

聯(lián)電的22納米制程具有超低功耗和超低漏電的技術(shù)優(yōu)勢(shì)，可滿足在科技創(chuàng)新發(fā)展下，使用時(shí)間長(zhǎng)、體積小、運(yùn)算強(qiáng)的應(yīng)用需求。經(jīng)聯(lián)電認(rèn)證的Cadence AMS設(shè)計(jì)流程，提供了整合可靠度接口 (Unified Reliability Interface, URI)，在22納米制程設(shè)計(jì)時(shí)，可確保電路可靠度及使用壽命，并提供優(yōu)化的設(shè)計(jì)，讓模擬與混合信號(hào)芯片設(shè)計(jì)更精確完美。此外，設(shè)計(jì)流程并提供示范電路，讓用戶在設(shè)計(jì)時(shí)可靈活套用，提高設(shè)計(jì)效率與精確性。

Cadence AMS 流程由根據(jù)22納米制程設(shè)計(jì)套件(PDK)的整合解決方案和方法組成，以加速完成設(shè)計(jì)，包括：

·       Virtuoso^?平臺(tái)包括原理圖編輯、仿真設(shè)計(jì)環(huán)境(ADE)和布局 XL 工具支持。

·       Spectre^? AMS Designer結(jié)合Spectre X Simulator 和Xcelium Logic Simulation引擎的強(qiáng)大功能，為由晶體管、行為、時(shí)序和寄生模塊的組成設(shè)計(jì)提供一致和準(zhǔn)確的結(jié)果。

·       Voltus?-Fi客制化電源完整性解決方案，以最新圖形用戶接口則提供電子遷移與電阻電位降(EM/IR)分析，可快速輸入所需的EM規(guī)則。

聯(lián)華電子組件技術(shù)開發(fā)及設(shè)計(jì)支持副總經(jīng)理鄭子銘表示，「聯(lián)電為全球半導(dǎo)體晶圓專工業(yè)的領(lǐng)導(dǎo)者，并持續(xù)開發(fā)先進(jìn)的特殊制程以供應(yīng)快速成長(zhǎng)的5G、物聯(lián)網(wǎng)和顯示等芯片市場(chǎng)。相較于28納米制程，聯(lián)電的22 納米制程能再縮減10%的晶粒面積、擁有更佳的功率效能，以及強(qiáng)化射頻性能等特點(diǎn)。這次與Cadence的合作，為聯(lián)電22 ULP與 22 ULL制程技術(shù)的芯片客戶提供業(yè)界領(lǐng)先的可靠與高效率的流程方案，并獲得設(shè)計(jì)上客制化的支持，協(xié)助客戶提升生產(chǎn)力，并快速完成全芯片設(shè)計(jì)定案，增進(jìn)芯片設(shè)計(jì)的速度與效率?！?/span>

Cadence客制化IC及PCB事業(yè)群產(chǎn)品管理副總裁Ashutosh Mauskar提到：「隨著5G、物聯(lián)網(wǎng)和智能穿戴裝置設(shè)計(jì)復(fù)雜度的日益增加，模擬與混合信號(hào)技術(shù)的提升將是先進(jìn)芯片設(shè)計(jì)成功的至要關(guān)鍵。Cadence支持的22ULP與22ULL AMS設(shè)計(jì)流程，專為聯(lián)電芯片技術(shù)作客制的優(yōu)化，提供設(shè)計(jì)、驗(yàn)證與設(shè)計(jì)實(shí)現(xiàn)等全方位的解決方案。藉由此Cadence與UMC的合作，共同的客戶能夠在 22ULP/ULL上快速實(shí)現(xiàn)創(chuàng)新的混合信號(hào)設(shè)計(jì)?！?/span>