在2nm節(jié)點實現(xiàn)背面供電技術(shù)的挑戰(zhàn)

三大代工廠計劃盡快在 2 納米節(jié)點上實現(xiàn)背面供電，為芯片中更快、更有效的開關(guān)、減少布線擁堵和降低多個金屬層的噪聲奠定基礎(chǔ)。

采用這種方法的好處是顯著的。通過在背面使用略粗、電阻較小的線路傳輸電力，而不是采用效率低下的正面方法，由于壓降更小，功率損耗可以減少 30%。在典型的高級節(jié)點處理器中，電源線可能穿越 15 層甚至更多層的互連。這種改變還為正面信號釋放了布線資源，尤其是在第一層及最昂貴的金屬層，并減少了各種類型的相互作用，這些相互作用由于有時不可預(yù)測的、基于工作負(fù)載的物理效應(yīng)，極大地增加了設(shè)計復(fù)雜性。

英特爾可能會成為第一個采用背面供電的公司，以恢復(fù)其在制程技術(shù)領(lǐng)域的領(lǐng)導(dǎo)地位。三星和臺積電也會緊隨其后。

圖 1：背面供電減少了電壓下降和 RC 延遲，但需要更長時間處理。來源:英特爾

這并非一個簡單的改變。背面供電（BPD）帶來了一系列處理挑戰(zhàn)，包括針對極端晶圓變薄和晶圓背面與正面鍵合（后者每個芯片包含數(shù)百萬個納米級 TSV 孔）而產(chǎn)生的失真進行光刻校正。

盡管如此，背面供電是值得付出努力的。英特爾技術(shù)開發(fā)部門副總裁 Ben Sell 表示：「我們從中學(xué)到了很多，這些知識幫助我們?yōu)檫@一流程鋪平了道路。例如，如何優(yōu)化精確打磨晶圓的方法，以免損壞晶體管本身。」

Sell 的團隊正在使用 FinFET 和 PowerVia 對英特爾 4 代工藝進行優(yōu)化，首批設(shè)備去年在 VLSI 研討會上發(fā)布。該公司計劃將 PowerVia 與 20A 節(jié)點（2 納米）的 RibbonFET（全方位柵極）晶體管結(jié)合使用。通過采用 BPD，設(shè)備實現(xiàn)了 6% 的性能提升（Fmax）、90% 的單元利用率以及 30% 以上的降低電壓降。Sell 表示：「在晶體管的兩側(cè)布線，有助于我們把標(biāo)準(zhǔn)單元排列得更緊密。我們稱之為利用率，就是實際使用單元占據(jù)的面積比例。」

圖 2：晶圓背面使用了 4 層互連，而正面使用了 14 層互連，將微孔連接到接觸層。來源：英特爾

三星也在開發(fā)背面供電技術(shù)，早期研究表明，它將實現(xiàn)令人印象深刻的性能指標(biāo)。三星使用了兩種不同的 Arm 核，報道稱頻率提高了 3.6%，面積減少了 10% 和 19%。標(biāo)準(zhǔn)單元之間的「電源抽頭」單元用于實現(xiàn)電源和地接。該團隊還預(yù)計標(biāo)準(zhǔn)單元區(qū)域的面積將減少。

更優(yōu)的布線效率

理想的供電網(wǎng)絡(luò)可以在任何活動過程中為集成電路上的有源電路穩(wěn)定地提供恒定電流。最重要的參數(shù)之一是從 IC 電源引腳到電路晶體管的所有互連路徑中 PDN 的 DC 電阻。

圖 3：背面功率傳輸大大縮短了凸塊和晶體管之間的路徑，而正面必須穿過 15 個或更多互連層，這將遭受高電壓損失。來源：Applied Materials

IR 降是大規(guī)?；ミB的瓶頸。通過采用背面供電，設(shè)計師可以獨立優(yōu)化布線，在背面使用較粗的銅線來供電和接地，在正面使用更細(xì)的銅線來傳輸信號。設(shè)備制造商從成本高昂的金屬 0 層消除了電源網(wǎng)格，該層需要使用 EUV 進行雙重圖案化甚至三重圖案化。采用 BPD，該層將金屬 0 級間距從 30nm 放寬至 36nm。Sell 表示，僅這個改變就足以為額外的工藝層支付費用，盡管吞吐量更長。減輕的擁堵情況也降低了 RC 延遲，使晶體管可以在更高的頻率下工作。「大部分成本優(yōu)勢來自使用簡化的 EUV 流程，這需要更少的工具。也許你可以通過單次光刻實現(xiàn)，而不是進行兩次或三次光刻操作。」

imec 研究人員在 2019 年提出的背面供電是實現(xiàn)持續(xù)邏輯擴展的關(guān)鍵一步。這種方法有三個主要類別（參見下面的圖 4）。

圖 4：BPD 方案提供了與晶片處理復(fù)雜度增加相關(guān)的不同級別的縮放優(yōu)勢。來源：Applied Materials

最簡單的方法是將電源導(dǎo)軌上的深通孔連接到 CMOS FET 周圍的第一層金屬，并通過頂部觸點向下穿過。PowerVia 使用納米 TSV 孔將背面電源網(wǎng)絡(luò)連接到晶體管的接觸層，實現(xiàn)卓越的可擴展性。最后，「直接連接」方法將背面微孔直接連接到每個晶體管的源極和漏極區(qū)域。

直接連接實現(xiàn)了最佳的可擴展性，但它是這三種方法中風(fēng)險最大的?！冈谥圃煸O(shè)備之前，你需要在鰭狀結(jié)構(gòu)之間放置金屬，」imec 的高級研究員、研發(fā)副總裁兼三維系統(tǒng)集成項目總監(jiān) Eric Beyne 表示，「在前端之前進行金屬處理讓人們感到有些害怕，但這樣可以制作觸點并獲得稍微多一點的空間。問題在于你需要將背面的光刻與正面對準(zhǔn)，但這個晶圓已經(jīng)經(jīng)過鍵合和變薄，所以會產(chǎn)生變形?！?/span>

遺憾的是，在需要對齊頂部和底部晶圓的特性的同時，還存在頂部晶圓的變形。即使在鍵合過程中對齊晶圓，掃描儀上的自適應(yīng)光刻方案也需要進行校正，而且校正是復(fù)雜的。并非所有校正都朝著相同的方向進行。與此同時，疊加預(yù)算在縮小。Beyne 估計，根據(jù)方案，可能需要應(yīng)對 10 至 20 納米的疊加。對于更直接的連接方法，這個數(shù)值急劇下降至 3 納米，這可能需要對鍵合引起的變形進行更多控制。

Beyne 表示：「這些源極/漏極特征非常小，因為 CPP（接觸柵極間距）僅為 45 納米。因此，在 S/D 上著陸非常具有挑戰(zhàn)性，還必須非常準(zhǔn)確。」

微孔的高寬比（高度/寬度）通常在 10:1 左右。精確控制的蝕刻過程對新的微孔和其他關(guān)鍵特征至關(guān)重要。Lam Research 公司的副總裁兼總經(jīng)理 Kaihan Ashtiani 表示：「所有三種背面供電（BPD）方法都涉及到需要蝕刻并用導(dǎo)體、絕緣體或兩者一起填充的高深寬比特征。」

晶圓變薄過程本身也并非那么簡單。變薄后，硅層只剩下大約 500 納米。imec 正與 Disco 的工程師合作，以提高研磨過程的均勻性和加工速度。

化學(xué)機械研磨（CMP）同樣起著關(guān)鍵作用。Lam Research 公司的高級總監(jiān) David Kretz 解釋說，粗研磨過程后，進行精細(xì)拋光（CMP），以接近最終目標(biāo)厚度并完全去除研磨損傷。然后，濕法清洗或干法蝕刻去除剩余的硅。硅鍺（SiGe）可以作為蝕刻停止層。

Kretz 表示：「濕法硅蝕刻最早是為 CMOS 成像和功率器件開發(fā)的。隨后為晶圓鍵合（尤其是 NAND 器件）開發(fā)了額外的應(yīng)用——將 CMOS 陣列與存儲單元鍵合?！宫F(xiàn)在，這些蝕刻技術(shù)正在背面電源軌道應(yīng)用中得到運用。

濕法面臨的挑戰(zhàn)包括成本效益、均勻性（總厚度變化，TTV）以及修復(fù)研磨步驟中的硅損傷。Kretz 表示：「Lam 通過首先使用快速蝕刻速率處理過程來去除大量硅（成本效益），然后切換到較低蝕刻速率處理過程，使我們能夠更好地控制最終膜的粗糙度?！?/span>

計量技術(shù)在監(jiān)測均勻性方面起著至關(guān)重要的作用。Kretz 解釋道：「我們的集成厚度測量系統(tǒng)（ITMS）使客戶在濕法蝕刻前測量晶圓，以便我們?yōu)檠心ミ^程中產(chǎn)生的入射厚度變化而調(diào)整工藝。這導(dǎo)致最終晶圓間厚度變化得到更嚴(yán)密的控制。」

圖 5：首先制造晶體管和電源過孔（a），然后是多層正面金屬化和電介質(zhì)密封（b），結(jié)合到硅載體（c），然后是背面電源處理。來源:英特爾

在英特爾的簡化過程流程中（見圖 5），首先構(gòu)建 FinFET 或全方位柵極晶體管，然后蝕刻納米孔并用鎢或其他低電阻金屬填充。接下來，使用略大于前端電源分布網(wǎng)絡(luò)所需的金屬 0 線路制造信號互連（M0 至 M14）。然后，沉積一個介質(zhì)（密封）層，接著將前端晶圓翻轉(zhuǎn)并將其安裝在承載晶圓上。再進行硅的研磨和拋光（CMP）。蝕刻停止層有助于防止去除晶體管本身。

最具挑戰(zhàn)性和復(fù)雜性的流程是直接接觸，它將金屬與晶體管的源極和漏極接觸起來。Ashtiani 表示：「在直接源極接觸方法中，在正面和背面連接之間對齊是一個挑戰(zhàn)。此外，從正面進行外延接觸層形成，留下背面懸出部分。由于金屬填充是從背面進行的，對懸出結(jié)構(gòu)的金屬化是一個額外的挑戰(zhàn)?！?/span>

Ashtiani 詳細(xì)討論了由于已構(gòu)建銅堆棧的存在而引起的熱預(yù)算限制，這使工程師們積極評估金屬替代品，如釕和鉬。「鉬正作為一種引人注目的替代品，取代鎢用于先進的芯片制造，」他說?！竿庋颖趁娼佑|層是在 BEOL 過程之后制作的，因此受限于 400 至 450°C 的溫度上限。在 BEOL 熱預(yù)算內(nèi)形成歐姆低電阻接觸將是一個巨大的挑戰(zhàn)?！?/span>

在 Lam 的研究中，鉬沉積已經(jīng)表現(xiàn)出形成歐姆接觸的能力，使用低溫原子層沉積（ALD）鉬在整流和自下而上的接觸填充方案中。鉬的其他優(yōu)勢包括更短的平均自由程。因此，在更小的特征尺寸下，電阻率仍然較低。此外，它在介質(zhì)中沒有固有擴散性，因此不需要更高電阻率的障礙。

另一個正在測試的金屬是釕。在多項研究中，釕已被探討作為正面接觸的替代接觸材料，imec 研究發(fā)現(xiàn)，與鎢電源導(dǎo)軌相比，釕在背面供電中可降低電阻 40%。兩種金屬之間的關(guān)鍵區(qū)別在于成本。釕的前驅(qū)體比鉬的前驅(qū)體貴一個量級。

排除故障

當(dāng)所有的互連都限制在晶圓正面時，故障隔離和調(diào)試傳統(tǒng)上是通過硅背面進行的。但隨著背面金屬化技術(shù)的發(fā)展，分析方法發(fā)生了改變。英特爾的 Sell 表示：「當(dāng)在兩側(cè)都有金屬時，顯然會變得更難，因為突然之間會碰到金屬層的阻礙。我們不得不開發(fā)不同的技術(shù)，以確保即使通過這些金屬線，我們?nèi)匀豢梢远ㄎ蝗毕莶ζ溥M行表征?！褂⑻貭栒矛F(xiàn)有和新穎的調(diào)試技術(shù)進行這些分析。

與此同時，使用高速掃描測試模式進行測試，以識別速度路徑問題并修復(fù)設(shè)計中的性能限制路徑，使設(shè)備能夠以更高的時鐘頻率運行。對于每個失敗的掃描單元，根據(jù)邏輯模擬值的結(jié)構(gòu)分析識別失敗路徑。

產(chǎn)量和可靠性

為確保可靠性，芯片制造商采用與任何復(fù)雜邏輯器件相同的可靠性測試方法，包括時間相關(guān)的介質(zhì)擊穿（TDDB）、偏壓溫度不穩(wěn)定性（BTI）和熱載流子注入（HCI）。

三星分析了與封裝過程相關(guān)的熱機械可靠性，以確保不存在不連續(xù)性。工程師們分析了由多層金屬堆棧（包括背面供電）引起的應(yīng)力水平，與傳統(tǒng)互連堆棧引起的應(yīng)力進行了比較。團隊使用建模方法在其 4 納米節(jié)點與翻轉(zhuǎn)芯片封裝的情況下進行了比較。他們在一篇近期文章中表示：「... 我們選擇單個凸點中受到的最大拉伸應(yīng)力的位置，即位于芯片邊緣的凸點，并在封裝模型的熱位移邊界條件下檢查 BEOL 子模型。」

具有背面電源的芯片在 z 方向上產(chǎn)生的拉伸應(yīng)力增加了 62%，這種應(yīng)力集中在納米 TSV 正上方的第一金屬層。團隊進行了測量，包括對納米 TSV 尺寸進行調(diào)整。通過將 TSV 的寬度（或高度）增加 10%，可以減輕應(yīng)力并降低電阻，同時通過環(huán)形振蕩器模擬實現(xiàn)速度的提升。他們展示了 TSV 的尺寸和屏障金屬厚度對應(yīng)力和性能的影響。

總的來說，應(yīng)力積累是行業(yè)中越來越關(guān)注的問題，尤其是隨著臨時鍵合過程越來越多地被應(yīng)用，以便將不同的架構(gòu)或材料結(jié)合在一起。Brewer Science 公司首席技術(shù) Rama Puligadda 表示：「客戶期望鍵合材料能夠在整個過程中將器件晶圓固定到載體上，而不發(fā)生分層。因此，在一切都完成并真正準(zhǔn)備好解鍵之前，釋放層不能解除鍵合。但是接下來它需要非常容易地釋放，無論是通過機械手段還是使用激光。因此，對于應(yīng)力極大的晶圓，保持這種平衡變得更具挑戰(zhàn)性?！?/span>

結(jié)論

背面供電是一種突破性方法，可以更高效地為器件供電，同時改善最小型前端互連的可制造性。工藝改進圍繞光刻校正、CMP、蝕刻、清洗和鍵合過程中的失真進行。避免故障變得更具挑戰(zhàn)性。盡管如此，這種生產(chǎn)速度更快邏輯器件的方法預(yù)計最早在明年初出現(xiàn)在器件中。