TSMC 揭開納米片晶體管的帷幕 英特爾展示了這些設備可以走多遠

臺積電本周在舊金山舉行的 IEEE 國際電子設備會議 （IEDM） 上介紹了其下一代晶體管技術。N2 或 2 納米技術是這家半導體代工巨頭首次涉足一種新的晶體管架構，稱為納米片(Nanosheet)或全環(huán)繞柵極。

三星有制造類似設備的工藝，英特爾和臺積電都預計在 2025 年生產它們。

與臺積電目前最先進的工藝 N3（3 納米）相比，這項新技術可將能效提高 15% 或提高 30%，同時將密度提高 15%。

N2是“四年多的勞動成果”，臺積電研發(fā)和先進技術副總裁Geoffrey Yeap告訴IEDM的工程師。今天的晶體管 FinFET 的核心有一個垂直的硅片。納米片或全環(huán)繞柵極晶體管有一堆狹窄的硅帶。

這種差異不僅提供了對流經器件的電流的更好控制，還允許工程師通過制造更寬或更窄的納米片來生產更多種類的器件。FinFET 只能通過乘以器件中的翅片數量來提供這種多樣性，例如具有一個、兩個或三個翅片的器件。但納米片為設計人員提供了介于兩者之間的漸變選擇，例如相當于 1.5 個翅片或任何可能更適合特定邏輯電路的東西。

臺積電的技術稱為 Nanoflex，允許在同一芯片上使用不同的納米片寬度構建不同的邏輯單元。由窄器件制成的邏輯單元可能構成芯片上的通用邏輯，而那些具有更寬納米片、能夠驅動更多電流和更快開關的邏輯單元將構成 CPU 內核。

納米片的靈活性對處理器的主要片上存儲器 SRAM 的影響特別大。幾代以來，這個由 6 個晶體管組成的 key 電路并沒有像其他 logic那樣縮小得那么快。但 N2 似乎打破了這種擴展停滯的趨勢，導致了 Yeap 所說的迄今為止最密集的 SRAM 單元：每平方毫米 38 兆比特，或比以前的技術 N3 提高了 11%。N3 僅比自己的前身提高了 6%。“SRAM 收獲了通往全環(huán)繞門的內在收益，”Yeap 說。

Future Gate-All-Around 晶體管

雖然臺積電提供了明年晶體管的細節(jié)，但英特爾著眼于工業(yè)界能夠將其縮小多長時間。Intel 的答案是：比最初想象的要長。

“納米片架構實際上是晶體管架構的最后前沿，”英特爾元件研究小組的硅技術專家 Ashish Agrawal 告訴工程師。即使是未來的互補 FET （CFET） 器件，也可能在 2030 年代中期問世，也是由納米片構成的。因此，研究人員了解它們的局限性很重要，Agrawal 說。

“我們還沒有碰壁。這是可行的，這就是證據......我們正在制造一個非常好的晶體管。— 英特爾的 SANJAY NATARAJAN

Intel 證明，柵極長度為 6 納米的晶體管效果很好。英特爾

英特爾探索了一個關鍵的縮放因子，即柵極長度，即晶體管源極和漏極之間柵極覆蓋的距離。柵極控制流經器件的電流。縮小柵極長度對于縮短標準邏輯電路中器件與器件的最小距離至關重要，由于歷史原因，稱為接觸式多晶間距或 CPP。

“CPP 縮放主要根據柵極長度進行，但預計這將停在 10 納米柵極長度，”Agrawal 說。當時的想法是，10 納米的柵極長度太短了，除其他問題外，當器件應該關閉時，過多的電流會泄漏到器件上。

“所以我們考慮將 10 納米推到 10 納米以下，”Agrawal 說。英特爾修改了典型的全環(huán)繞柵極結構，使該器件只有一個納米片，當器件開啟時，電流將流過該納米片。

通過減薄納米片并修改其周圍的材料，該團隊成功生產出一種性能可接受的器件，其柵極長度僅為 6 nm，納米片厚度僅為 3 nm。

最終，研究人員預計硅柵極全能器件將達到擴展極限，因此英特爾和其他地方的研究人員一直在努力用二硫化鉬等 2D 半導體取代納米片中的硅。但 6 納米的結果意味著這些 2D 半導體可能在一段時間內不需要。

“我們沒有碰壁，”Intel Foundry 高級副總裁兼技術研究總經理 Sanjay Natarajan 說?！斑@是可行的，這就是證據......我們正在制造一個非常不錯的晶體管“，通道長度為 6 納米。