如何同步多個AD9779 DAC
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驅(qū)動多個AD9779器件的CMOS數(shù)字?jǐn)?shù)據(jù)輸入的并行數(shù)字輸入總線在時間上應(yīng)均衡。如果多條數(shù)據(jù)總線不均衡，可以利用AD9779的編程能力，通過DATA_CLOCK_DELAY(寄存器0x04的位[7:4])以大約180 ps的增量偏移各AD9779的鎖存時間。AD9779無法補(bǔ)償單條數(shù)據(jù)總線中包含的位偏斜。
在所有AD9779器件上，SYNC_I、REFCLK輸入與CMOS數(shù)字輸入數(shù)據(jù)之間都存在建立保持關(guān)系。AD9779數(shù)據(jù)手冊的"時序信息"部分說明了這些時序關(guān)系。
SYNC_O和SYNC_O_DELAY的推薦應(yīng)用是利用SYNC_O_DELAY來均衡SYNC_I和REFCLK的時序，確保其時序關(guān)系有效。
SYNC_I具有其自己的可編程延遲，可以通過寄存器0x05的位0 (MSB)和寄存器0x06的位[7:4] (LSB)設(shè)置。SYNC_I_DELAY可以用于均衡不理想或者選用圖2所示電路的應(yīng)用中。SYNC_I通過將同步接收器使能位(寄存器0x07的位7)置1而使能。
表1顯示了增量延遲SYNC_O_DELAY和SYNC_I_DELAY,這些延遲可以通過SPI寄存器設(shè)置。
表 1
圖4所示為用于同步多個AD9779的內(nèi)部電路框圖。在可編程的延遲后，SYNC_I信號得到處理，使得對于SYNC_I的每個上升沿，只剩下一個長度為DACCLK周期的脈沖。注意在這種情況下，DACCLK代表AD9779 DAC的內(nèi)部采樣速率時鐘，它可以與REFCLK相同，具體取決于對AD9779的編程。長度為DACCLK周期的該單一脈沖驅(qū)動圖4中的5位分頻器的負(fù)載信號。分頻器延遲邏輯的5信號輸出代表所有插值速率的可能DATACLK信號，包括使能零填充的可能性。通過設(shè)置DACCLK偏移寄存器，圖4中的位1至位4可以DACCLK周期為增量進(jìn)行延遲。5位分頻器的內(nèi)部時序、負(fù)載信號的影響和DACCLK偏移值如圖6所示。
圖4. AD9779多DAC同步電路框圖
邊沿檢測器還驅(qū)動誤差檢測電路，圖5更詳細(xì)地顯示了該電路。可編程誤差檢測電路可以用來測量時序裕量，如果超出時序裕量，將產(chǎn)生中斷。
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