相位噪聲和抖動對系統(tǒng)性能的影響

怎樣將芯片中的相位噪聲和抖動降至最低

在芯片級上，可以使用以下設(shè)計技術(shù)將抖動降至最低：

1．差分信號收發(fā)：即使進(jìn)入芯片的是單端信號，最好也在芯片中將其轉(zhuǎn)換為差分信號，原因同上節(jié)所述。

2．仔細(xì)布設(shè)信號通路：在對敏感時序信號通路進(jìn)行布線時必須小心，而且走線越短越好，還應(yīng)避免與任何數(shù)字信號線交叉。只要條件允許，最好將這些信號通路均在屏幕上顯示出來。例如，一條在第二層金屬平面上的信號通路可以夾在第一層和第三層金屬平面之間，而第一層和第三層金屬平面均連接到一個干凈的地上。

3．恰當(dāng)選擇緩沖器大?。喝绻镁彌_器在模塊間分配信號，那么必須注意驅(qū)動強(qiáng)度的選擇。驅(qū)動不足會造成信號上升/下降沿過緩，給噪聲以可乘之機(jī)。

4．保持基底和地的干凈：基底噪聲和地噪聲是造成確定性抖動的主要原因。在一個有多路同步數(shù)字輸出的芯片內(nèi)，地線反彈噪聲(ground bounce)可能會達(dá)到幾百毫伏，甚至1伏。為了降低地線反彈噪聲，芯片上應(yīng)該有盡可能多的電源對，而且這些電源對應(yīng)盡可能靠近數(shù)字輸出。

5．使用一個單獨(dú)的干凈地層：在電路設(shè)計中，最好將數(shù)字電路的電源與敏感的模擬電路(如振蕩器或PLL)的電源分開。數(shù)字電路，尤其是高驅(qū)動輸出數(shù)字電路的電源很可能會引入噪聲，而且這種電源一旦用于時序電路，那么也會成為增大抖動的一個主要原因。因此，對PLL這樣的電路甚至可以利用電源濾波來進(jìn)一步減小電源噪聲的影響。

怎樣將單元模塊中的相位噪聲和抖動降至最低

在設(shè)計單元模塊時可以采用以下技術(shù)來減小抖動：1．利用尾電流--時序電路中使用的電流與相位噪聲之間有一個直接的關(guān)系。例如，增大一對差分對的尾電流必定導(dǎo)致抖動性能得到改善。于是我們就必須在降低抖動和縮減功耗之間尋求一個平衡，在適當(dāng)之處選擇性地增大最敏感電路的電流。2．仔細(xì)布局--在對那些可能引起相位噪聲的單元進(jìn)行布局時必須小心，匹配元件(例如連接到一對差分對的輸入)應(yīng)方向相同，而且盡可能對稱布局。該方法會使應(yīng)匹配的元件具有同樣的處理斜率(process gradients)，因而有助于改善元件之間的匹配程度。電阻應(yīng)盡可能寬，以減小Delta W效應(yīng)。如果可能，應(yīng)在整個電路中使用同一種類，甚至尺寸和阻值都相同的電阻來幫助跟蹤工藝和溫度的所有變化。

總而言之，要想盡可能減小抖動，就必須在所有設(shè)計層上都小心謹(jǐn)慎。高速數(shù)字設(shè)計師在設(shè)計過程的每一步都應(yīng)考慮相位噪聲和抖動的影響。