一種高速CMOS全差分運算放大器

1引言

運算放大器（簡稱運放）是模擬電路的一個最通用的單元。所謂全差分運放是指輸入和輸出都是差分信號的運放，它同普通的單端輸出運放相比有以下幾個優(yōu)點：更低的噪聲；較大的輸出電壓擺幅；共模噪聲得到較好抑制；較好地抑制諧波失真的偶數(shù)階項等。所以高性能的運放多采用全差分形式。近年來，全差分運放更高的單位增益帶寬頻率及更大的輸出擺幅使得它在高速和低壓電路的應用有更多的吸引力。隨著日益增加的數(shù)據(jù)轉(zhuǎn)換率，許多應用需要高速的模數(shù)轉(zhuǎn)換器（adcs），而高速adcs需要高增益和高單位增益帶寬運放來滿足其系統(tǒng)精度和快速建立的需要。速度和精度是模擬電路兩個最重要的性能指標，然而，對電路這兩方面的優(yōu)化會導致相互矛盾的結(jié)果[1]。所以同時滿足這兩方面的要求是困難的。折疊共源共柵技術可以較成功地解決這一難題，這種結(jié)構(gòu)的運放具有較高的開環(huán)增益及很高的單位增益帶寬。全差分運放的缺點是它外部反饋環(huán)的共模環(huán)路增益很小，輸出共模電平不能精確確定，因此，一個額外的共模反饋環(huán)常常是必要的，包含共模反饋環(huán)的電路稱為共模反饋電路(cmfb)[2,3]。

2電路結(jié)構(gòu)的選取

設計一個全差分運算放大器首先要根據(jù)其用途選取一種合適的電路結(jié)構(gòu)。對于高速的運算放大器，希望其在低的電源電壓下有盡可能高的單位增益頻率，還要考慮開環(huán)增益、建立時間、輸入共模范圍、輸出擺幅、共模抑制比、電源抑制比、功耗等方面性能的限制。

圖1是目前常見的幾種全差分運算放大器[4~6]。圖1(a)為一種簡單的兩級全差分運放，其差分輸出擺幅為2vsup－4vds,sat，其中vsup是電源電壓，vds,sat是晶體管工作在飽和區(qū)的最小vds。顯然它的輸出擺幅在各種全差分運放結(jié)構(gòu)中最大。該結(jié)構(gòu)的缺點是頻率特性差（帶寬小、速度受限）、功耗大、電源抑制比和共模抑制比差。

圖1(b)為套筒式共源共柵全差分運放，它的優(yōu)點是：頻率特性好，因為它的次極點值為gm3/cl1，cl1為m3或m4源極節(jié)點寄生電容，其值遠小于圖1(a)的cl，故圖1(b)的次主極點要遠大于圖1(a)的次主極點，從而帶寬更寬、速度更快；在所有結(jié)構(gòu)中功耗最低，因為這種結(jié)構(gòu)只有兩條電流支路。缺點：共模輸入范圍及輸出擺幅太小，不適于低壓工作。

圖1（c）是折疊式共源共柵全差分運放。它的優(yōu)點主要有：頻率特性和套筒-級聯(lián)結(jié)構(gòu)相近，因為其次極點值為gm9/cl1，cl1為m10或m11漏極節(jié)點的寄生電容，和圖1（b）的相近；共模輸入范圍及輸出擺幅均遠大于套筒-級聯(lián)結(jié)構(gòu)的對應值。其中輸出擺幅為2vsup－8vds,sat－4vmargin，共模輸入范圍vt+vds,sat

從應用角度考慮，所設計的運放要求有盡可能高的速度。以上分析表明，折疊式共源共柵運放與套筒式共源共柵運放結(jié)構(gòu)均具較高的速度，但是折疊式共源共柵運放與套筒式共源共柵運放結(jié)構(gòu)相比，輸出擺幅較大些。這個優(yōu)點是以較大的功耗、較低的電壓增益、較低的極點頻率以及較高的噪聲為代價得到的。盡管如此,折疊式共源共柵運放比套筒式共源共運放結(jié)構(gòu)得到更加廣泛的應用。因為其輸出和輸入可以短接，而且輸入共模電平更容易選取,所以折疊式共源共柵運放結(jié)構(gòu)更符合我們的設計要求。

3折疊式共源共柵運放

折疊式共源共柵運放結(jié)構(gòu)如圖2(a)所示，m1，m2是輸入驅(qū)動管（采用p管輸入主要是運放可以有一個較好的頻率特性，因為折疊共源共柵運放的非主極點在輸入管的漏端，p管輸入要比n管輸入的寄生電容小，頻率特性較好。此外由于p管產(chǎn)生的噪聲要小于nmos管產(chǎn)生的噪聲，所以這種結(jié)構(gòu)的噪聲性能也要好于n管輸入的結(jié)構(gòu)），m6，m7形成折疊共源共柵晶體管。通過控制m4，m5的偏置電壓來取得共模反饋。共模反饋電路包括m12～m19，兩個差分對（m14，m15和m16，m17）把其差分電流轉(zhuǎn)化成一個電流鏡負載m18，m19，并從m18輸出。為了使輸出信號擺幅最大，共模參考電壓值通常為電壓源的一半[6,7]。

為了使放大器穩(wěn)定地偏置在所期望的條件下，需要對偏置電路進行優(yōu)化設計。圖2(b)為滿足該運放的偏置電路。

3.1運放的大信號分析

選取適當?shù)钠秒妷?，則輸出擺幅的低端為vod5+vod7，高端為vdd－(|vod9|+|vod10|)。因此，運放邊的兩峰值之間的擺幅等于vdd－(vod5+vod7+|vod9|+|vod10|)。m4，m5流過大的電流，如果它們對m6，m7源端的電容貢獻要減至最小，則要求有較高的過驅(qū)動電壓。

3.2運放的小信號分析

運放的小信號電壓增益為：|av|=gmrout，其中輸出電阻

rout≈[(gm9+gmb9)ro9ro10]||[(gm7+gmb7)ro7(ro1||ro5)]

gm≈gm1｛[(gm9+gmb9)ro9ro10]||[(gm7+gmb7)ro3(ro1||ro5)]｝

假設cl1，cl2，cl3分別為m7，m10，m5漏極節(jié)點處的總電容，則主極點的頻率為

式中cl3主要取決于cgs7。既然有一個零點大約等于－gm9/cl2，那么p3的作用被抵消。

單位增益頻率：gm1＝ω0cl

擺率：iss=2sr?cl(iss=is3)

相位裕度：gm7＝ω0cl1tan(pm)

功耗：pdiss=(2icasc+iss)vdd

這些理論關系式提供了一種直接手段來估算cmos運放的參數(shù)，而設計的最終目標是根據(jù)性能需要直接取得運放的寬長比，通過以下關系式可求得w/l：

4仿真結(jié)果

基于圖2所示的折疊式共源共柵全差分運算放大器電路，采用tsmc0.25μmcmos工藝，用spectre模擬器對折疊式共源共柵運放進行仿真，在電源電壓為2.5v的情況下，對運放作ac分析、大信號階躍響應瞬態(tài)分析以及轉(zhuǎn)移特性分析，得到特性曲線如圖3～5所示。頻率特性曲線顯示，在驅(qū)動大小為0.5pf的負載時，運放可以達到71.9db的增益以及495mhz的單位增益帶寬。表2是對一些重要的性能參數(shù)的仿真結(jié)果。

5結(jié)論

本文采用折疊共源共柵技術以及連續(xù)時間的共模反饋結(jié)構(gòu)設計了一種高速的全差分cmos運算放大器。仿真結(jié)果顯示，在2.5v的單電源電壓下可以得到71.9db的直流開環(huán)增益和495mhz的單位增益帶寬以及24ns的建立時間，達到了高速運放的應用要求，可應用于高速a/d轉(zhuǎn)換器等領域。