一種精確的鎖相環(huán)IP模塊行為級建模

1 引言

隨著soc時代的到來，無論是芯片的復雜度還是規(guī)模都給集成電路設計者帶來了巨大的挑戰(zhàn)，而更大的困難卻在于他們如何能夠快速、精確地將各個ip應用到自己的設計當中。而正是由于各種ip、模塊的大量應用，對設計中所需的ip、模塊進行仿真、驗證并能快速地將各個模塊整合在一起，關鍵在于：soc不僅包含大規(guī)模的數(shù)字模塊、而且包含同樣至關重要的模擬ip，數(shù)字模塊可以通過硬件描述語言verilog或vhdl來進行行為描述，而模擬ip如若仍沿用晶體管級的仿真策略，就會成為整個soc的仿真、驗證的瓶頸。

本文結合了top－down以及down－top的設計思路[1]，并以100mhz鎖相環(huán)（pll）為參考設計，基于模擬電路描述語言verilog－a[2]，對組成該款電荷泵鎖相環(huán)的各個模塊進行了分析，并分別抽取出對模塊、和pll整體性能有影響的關鍵參數(shù)，將其加入到行為級模型中，從而建立了精確的pll各模塊和pll系統(tǒng)的行為級模型。通過采用混合仿真、設計的方法，不僅可以在設計初期能對系統(tǒng)各個模塊進行較為理想的行為級建模，從而建立系統(tǒng)級的理想模型，而且還可以在設計過程中根據(jù)晶體管級仿真的結果，隨時對各個模塊的行為級模型中關鍵參數(shù)進行修正，從而保證了所建立的模型能夠精確地表征晶體管級電路的行為，文章對行為級和晶體管級兩種方式建立的pll進行了仿真和對比。

2 非理想模型的建立

如圖1所示，鎖相環(huán)（pll）包括鑒頻鑒相器（pfd）、電荷泵（cp）、低通濾波器（lp）、壓控振蕩器（vco）以及分頻器（divider）模塊，其基本工作原理見文獻[3]，[4]。鑒頻鑒相器（pfd）檢測fref與fb的位相差，產生up和dn脈沖信號，控制電荷泵（cp）對濾波器（lp）進行充、放電，其充、放電時間正比于up和dn信號的脈沖寬度，濾波器輸出vctrl為壓控振蕩器輸出信號fvco頻率的控制電壓，fvco經分頻器（div）n分頻后作為pfd的一個輸入信號fb。

2.1 鑒頻鑒相器（pfd）

如圖2所示，作為數(shù)字單元的pfd模塊，其工作過程主要是在四種狀態(tài)之間進行轉換，{up＝0，dn＝0}，{up＝1，dn＝0}，

{up＝1，dn＝1}，{up＝0，dn＝1}，其中up和dn均為“1”的狀態(tài)為暫態(tài)，其維持時間取決于pfd的復位延遲單元的延時，延遲時間對于消除死區(qū)至關重要[5]，所以模型中需要包含復位延遲的參數(shù)（t_rd）。另外信號up，dn的上升，延遲、下降時間的不匹配也會引起pll鎖定狀態(tài)下的抖動，故而模型中需要考慮在內。通過以上分析，所建立的非理想pfd行為級模型如下（由于篇幅關系，以下各模塊的行為模型僅給出主要部分，“?！贝碓摬糠质÷?，“＊＊”代表可調整參數(shù)）：

2.2 電荷泵（cp）、濾波器（lp）

電荷泵、濾波器結構如圖3所示，電荷泵中，信號up為高時，電流源以isource為濾波器（lp）充電，信號dn為高時，電流源以isink對濾波器（lp）放電，理想情況是：isource＝isink，而且其值為定值：s1，s2的開啟閾值vth1＝vth2。而實際情況則是：不僅電流源isource和isink之間存在不匹配，而且isource、isink還受到vctrl大小的影響，另外s1、s2的開啟閾值vth1＝vth2也不會精確成立。

本設計采用了如圖3所示，二階低通濾波器結構，其傳輸函數(shù)為：

h1p（s）＝（sr1c1＋1）/s（sc1c2r1＋c1＋c2）（1）

式（1）中，c2通常取c1/5－c1/10[4]，模型中采用了分子分母形式的laplace變換濾波器[2]。

考慮到這些非理想情況，建立了如下非理想電荷泵、低通濾波器的行為級模型：

2.3 壓控振蕩器（vco）

作為電壓——頻率的轉換器件，理想的壓控振蕩器輸出信號的頻率與控制電壓呈線性關系，其實時輸出頻率fvco（t）和輸入控制電壓vctrl（t）呈理想的線性關系：

fvco（t）＝fo＋kvco＊vctrl（t）（2）

其中，f0＝vco的自由振蕩頻率，kvco是vco的增益，也稱之為控制靈敏度。

而實際vco的fvco（t）與vctrl（t）之間的關系是非線性的，其在中心頻率附近線性度相對較好[5]，而兩端則明顯呈現(xiàn)出非線性，即表現(xiàn)出kvco與vctrl的關聯(lián)性。

故而可以采用高次近似的方法來精確模擬vco真實的非理想特性。令

fvco＝（（a3×vctrl＋a2）＊vctrl＋a1）＊vctrl＝a0（3）

上式中的參數(shù)a3、a2、a1、a0通過晶體管級仿真可以得到。

vco的內部噪聲主要由熱噪聲和1/f噪聲組成，而vco表現(xiàn)出高通的特性[5]，因此，1/f噪聲基本被vco濾掉，主要是熱噪聲對系統(tǒng)的性能產生影響，故而在模型中有考慮了噪聲的影響因素。

由此所建立的vco非理想行為級模型如下：

2.4 分頻器（div）

對于分頻器，其功能是將輸入信號進行n分頻，考慮到其噪聲對抖動的影響，建立的非理想模型如下：

3 仿真結果

本設計采用了tsmc0.18μm1p6m標準cmosbism3模型，利用cadence的sprectre[6]仿真器對設計的pll電路進行了晶體管級仿真，當vco的控制電壓vctrl穩(wěn)定后，則說明pll進入鎖定狀態(tài)，對于參考頻率為10mhz時，如圖4、圖5、圖6所示，分別給出了晶體管級仿真的vctrl的輸出波形、精確的行為級模型仿真結果和采用理想vco模型的行為級模型仿真結果。明顯看出圖4、圖5兩種情況符合較好，從而建立了pll精確行為級模型，在進行soc設計時即可以此模型代替pll的晶體管級電路來仿真、驗證。

另外，通過仿真時間對比，更加體現(xiàn)了在系統(tǒng)級仿真、驗證時通過用精確行為級模型代替晶體管級電路的優(yōu)勢。表1為pll晶體管級和行為級仿真時間對比（所用機型：sunblade150，ultrasparcⅲ670mhzcpu，1g內存）。

4 結論

復雜的電路系統(tǒng)的設計、仿真要求設計者能夠對系統(tǒng)進行高抽象度的建模能力，而且要求模型能夠精確模擬晶體管級電路的行為，本文就cp_pll基于模擬電路描述語言verilog－a，充分考慮了晶體管級電路實現(xiàn)所表現(xiàn)的非理想性通過模塊晶體管級仿真的對行為級模型中的參數(shù)進行了修正，從而建立了較為精確的行為級模型。通過cadence的spectre仿真器進行的行為級仿真、晶體管級仿真證明，兩種仿真結果符合較好，另外在設計過程中利用晶體管級仿真結果實時的對行為級模型參數(shù)進行修正，從而為每個模塊都建立了精確的行為級模型。采用混合仿真的方法大大加快了系統(tǒng)仿真的時間，從而極大地提高了系統(tǒng)的設計速度，同時也為soc設計時所需的鎖相環(huán)ip模塊建立了精確的行為級模型。