高速數(shù)字電路設(shè)計(jì)電容選型首選法則及實(shí)例分析

高速數(shù)字電路設(shè)計(jì)電容選型首選法則及實(shí)例分析
關(guān)鍵詞：去耦（decouple）、旁路（Bypass）、等效串聯(lián)電感（ESL）、等效串聯(lián)電阻（ESR）、
高速電路設(shè)計(jì)、電源完整性（PI）、信號(hào)完整性（SI）
高手和前輩們總是告訴我們這樣的經(jīng)驗(yàn)法則：“在電路板的電源接入端放置一個(gè)1～10μF
的電容，濾除低頻噪聲；在電路板上每個(gè)器件的電源與地線之間放置一個(gè)0.01～0.1μF 的
電容，濾除高頻噪聲?！痹跁?shū)店里能夠得到的大多數(shù)的高速PCB 設(shè)計(jì)、高速數(shù)字電路設(shè)計(jì)的
經(jīng)典教程中也不厭其煩的引用該首選法則（老外俗稱Rule of Thumb）。但是為什么要這樣
使用呢？
首先就我的理解介紹兩個(gè)常用的簡(jiǎn)單概念。
什么是旁路？旁路（Bypass），是指給信號(hào)中的某些有害部分提供一條低阻抗的通路。
電源中高頻干擾是典型的無(wú)用成分，需要將其在進(jìn)入目標(biāo)芯片之前提前干掉，一般我們采用
電容到達(dá)該目的。用于該目的的電容就是所謂的旁路電容（Bypass Capacitor）,它利用了
電容的頻率阻抗特性（理想電容的頻率特性隨頻率的升高，阻抗降低，這個(gè)地球人都知道），
可以看出旁路電容主要針對(duì)高頻干擾（高是相對(duì)的，一般認(rèn)為20MHz 以上為高頻干擾，20MHz
以下為低頻紋波）。
什么是退耦？退耦（Decouple），最早用于多級(jí)電路中，為保證前后級(jí)間傳遞信號(hào)而不
互相影響各級(jí)靜態(tài)工作點(diǎn)的而采取的措施。在電源中退耦表示，當(dāng)芯片內(nèi)部進(jìn)行開(kāi)關(guān)動(dòng)作或
輸出發(fā)生變化時(shí)，需要瞬時(shí)從電源線上抽取較大電流，該瞬時(shí)的大電流可能導(dǎo)致電源線上電
壓的降低，從而引起對(duì)自身和其他器件的干擾。為了減少這種干擾，需要在芯片附近設(shè)置一
個(gè)儲(chǔ)電的“小水池”以提供這種瞬時(shí)的大電流能力。
在電源電路中，旁路和退耦都是為了減少電源噪聲。旁路主要是為了減少電源上的噪聲
對(duì)器件本身的干擾（自我保護(hù)）；退耦是為了減少器件產(chǎn)生的噪聲對(duì)電源的干擾（家丑不外
揚(yáng)）。有人說(shuō)退耦是針對(duì)低頻、旁路是針對(duì)高頻，我認(rèn)為這樣說(shuō)是不準(zhǔn)確的，高速芯片內(nèi)部
開(kāi)關(guān)操作可能高達(dá)上GHz，由此引起對(duì)電源線的干擾明顯已經(jīng)不屬于低頻的范圍，為此目的
的退耦電容同樣需要有很好的高頻特性。本文以下討論中并不刻意區(qū)分退耦和旁路，認(rèn)為都
是為了濾除噪聲，而不管該噪聲的來(lái)源。
簡(jiǎn)單說(shuō)明了旁路和退耦之后，我們來(lái)看看芯片工作時(shí)是怎樣在電源線上產(chǎn)生干擾的。我
們建立一個(gè)簡(jiǎn)單的IO Buffer 模型，輸出采用圖騰柱IO 驅(qū)動(dòng)電路，由兩個(gè)互補(bǔ)MOS 管組成
的輸出級(jí)驅(qū)動(dòng)一個(gè)帶有串聯(lián)源端匹配電阻的傳輸線（傳輸線阻抗為Z0）。
設(shè)電源引腳和地引腳的封裝電感和引線電感之和分別為：Lv 和Lg。兩個(gè)互補(bǔ)的MOS 管
（接地的NMOS 和接電源的PMOS）簡(jiǎn)單作為開(kāi)關(guān)使用。假設(shè)初始時(shí) 刻傳輸線上各點(diǎn)的電壓
和電流均為零，在某一時(shí)刻器件將驅(qū)動(dòng)傳輸線為高電平，這時(shí)候器件就需要從電源管腳吸收
電流。在時(shí)間T1，使PMOS 管導(dǎo)通，電流從PCB 板上的VCC 流入，流經(jīng)封裝電感Lv，跨越PMOS 管，串聯(lián)終端電阻，然后流入傳輸線，輸出電流幅度為VCC/（2×Z0）。電流在傳輸線
網(wǎng)絡(luò)上持續(xù)一個(gè)完整的返回（Round-Trip）時(shí)間，在時(shí)間T2 結(jié)束。之后整個(gè)傳輸線處于電
荷充滿狀態(tài)，不需要額外流入電流來(lái)維持。當(dāng)電流瞬間涌過(guò)封裝電感Lv 時(shí)，將在芯片內(nèi)部
的電源提供點(diǎn)產(chǎn)生電壓被拉低的擾動(dòng)。該擾動(dòng)在電源中被稱之為同步開(kāi)關(guān)噪聲（SSN，
Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta
I 噪聲。
在時(shí)間T3，關(guān)閉PMOS 管，這一動(dòng)作不會(huì)導(dǎo)致脈沖噪聲的產(chǎn)生，因?yàn)樵诖酥癙MOS 管
一直處于打開(kāi)狀態(tài)且沒(méi)有電流流過(guò)的。同時(shí)打開(kāi)NMOS 管，這時(shí)傳輸線、地平面、封裝電感
Lg 以及NMOS 管形成一回路，有瞬間電流流過(guò)開(kāi)關(guān)B，這樣在芯片內(nèi)部的地結(jié)點(diǎn)處產(chǎn)生參考
電平點(diǎn)被抬高的擾動(dòng)。該擾動(dòng)在電源系統(tǒng)中被稱之為地彈噪聲（Ground Bounce，我個(gè)人讀
著地tan）。
實(shí)際電源系統(tǒng)中存在芯片引腳、PCB 走線、電源層、底層等任何互連線都存在一定電感
值，因此上面就IC 級(jí)分析的SSN 和地彈噪聲在進(jìn)行Board Level 分析時(shí)，以同樣的方式存
在，而不僅僅局限于芯片內(nèi)部。就整個(gè)電源分布系統(tǒng)來(lái)說(shuō)（Power Distribute System）來(lái)
說(shuō)，這就是所謂的電源電壓塌陷噪聲。因?yàn)樾酒敵龅拈_(kāi)關(guān)操作以及芯片內(nèi)部的操作，需要
瞬時(shí)的從電源抽取較大的電流，而電源特性來(lái)說(shuō)不能快速響應(yīng)該電流變化，高速開(kāi)關(guān)電源開(kāi)
關(guān)頻率也僅有MHz 量級(jí)。為了保證芯片附近電源線上的電壓不至于因?yàn)镾SN 和地彈噪聲降低
超過(guò)器件手冊(cè)規(guī)定的容限，這就需要在芯片附近為高速電流需求提供一個(gè)儲(chǔ)能電容，這就是
我們所要的退耦電容。
如果電容是理想的電容，選用越大的電容當(dāng)然越好了，因?yàn)樵酱箅娙菰酱?，瞬時(shí)提供電
量的能力越強(qiáng)，由此引起的電源軌道塌陷的值越低，電壓值越穩(wěn)定。但是，實(shí)際的電容并不
是理想器件，因?yàn)椴牧?、封裝等方面的影響，具備有電感、電阻等附加特性；尤其是在高頻
環(huán)境中更表現(xiàn)的更像電感的電氣特性。我們都知道實(shí)際電容的模型簡(jiǎn)單的以電容、電阻和電
感建立。除電容的容量C 以外，還包括以下寄生參數(shù)：
1、等效串聯(lián)電阻ESR（Resr）：電容器的等效串聯(lián)電阻是由電容器的引腳電阻與電容器
兩個(gè)極板的等效電阻相串聯(lián)構(gòu)成的。當(dāng)有大的交流電流通過(guò)電容器，Resr 使電容器消耗能
量(從而產(chǎn)生損耗)，由此電容中常用用損耗因子表示該參數(shù)。 來(lái)源:http://tede.cn
2、等效串聯(lián)電感ESL（Lesl）：電容器的等效串聯(lián)電感是由電容器的引腳電感與電容器
兩個(gè)極板的等效電感串聯(lián)構(gòu)成的。
3、等效并聯(lián)電阻EPR Rp ：就是我們通常所說(shuō)的電容器泄漏電阻，在交流耦合應(yīng)用、
存儲(chǔ)應(yīng)用(例如模擬積分器和采樣保持器)以及當(dāng)電容器用于高阻抗電路時(shí)，Rp 是一項(xiàng)重要
參數(shù)，理想電容器中的電荷應(yīng)該只隨外部電流變化。然而實(shí)際電容器中的Rp 使電荷以RC
時(shí)間常數(shù)決定的速度緩慢泄放。
還是兩個(gè)參數(shù)RDA、CDA 也是電容的分布參數(shù)，但在實(shí)際的應(yīng)該中影響比較小，這就省
了吧。所以電容重要分布參數(shù)的有三個(gè)：ESR、ESL、EPR。其中最重要的是ESR、 ESL，實(shí)際在分析電容模型的時(shí)候一般只用RLC 簡(jiǎn)化模型，即分析電容的C、ESR、ESL。因?yàn)榧纳鷧?BR>數(shù)的影響，尤其是ESL 的影響，實(shí)際電容的頻率特性表現(xiàn)出阻抗和頻率成“V”字形的曲線，
低頻時(shí)隨頻率的升高，電容阻抗降低；當(dāng)?shù)阶畹忘c(diǎn)時(shí)，電容阻抗等于ESR；之后隨頻率的升
高，阻抗增加，表現(xiàn)出電感特性（歸功于ESL）。因此對(duì)電容的選擇需要考慮的不僅僅是容
值，還需要綜合考慮其他因素。包括：
1、電容容值；2、電介質(zhì)材料；3、電容的幾何尺寸和放置位置。
所有考慮的出發(fā)點(diǎn)都是為了降低電源地之間的感抗（滿足電源最大容抗的條件下），在
有瞬時(shí)大電流流過(guò)電源系統(tǒng)時(shí)，不至于產(chǎn)生大的噪聲干擾芯片的電源地引腳。選用常見(jiàn)的有
兩種方法計(jì)算所需的電容：
簡(jiǎn)單方法：由輸出驅(qū)動(dòng)的變化計(jì)算所需退耦電容的大小；
復(fù)雜方法：由電源系統(tǒng)所允許的最大的感抗計(jì)算退耦電容的大小。
我們假設(shè)一個(gè)模型，在一個(gè)Vcc＝3.3V 的SRAM 系統(tǒng)中，有36 根輸出數(shù)據(jù)線，單根數(shù)據(jù)
線的負(fù)載為Cload＝30pF（相當(dāng)?shù)拇罅耍?，輸出?qū)動(dòng)需要在Tr＝2ns（上升時(shí)間）內(nèi)將負(fù)載從
0V 驅(qū)動(dòng)到3.3V，該芯片資料里規(guī)定的電源電壓要求是3.3V＋0.3V/-0.165V。
可以看出在SRAM 的輸出同時(shí)從0V 上升到3.3V 時(shí)，從電源系統(tǒng)抽取的電流最大，我們
選擇此時(shí)計(jì)算所需的退耦電容量。我們采用第一種計(jì)算方法進(jìn)行計(jì)算，單根數(shù)據(jù)線所需要的
電流大小為：
I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA;
36 根數(shù)據(jù)線同時(shí)翻轉(zhuǎn)時(shí)的電流大小為Itot＝45mA×36＝1.62A。芯片允許的供電電壓降
為0.165V，假設(shè)我們?cè)试S該芯片在電源線上因?yàn)镾SN 引入的噪聲為50mV，那么所需要的電
容退耦電容為：
C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF；
從標(biāo)準(zhǔn)容值表中選用兩個(gè)34nF 的電容進(jìn)行并聯(lián)以完成該值，正如上面提到的退耦電容
的選擇在實(shí)際中并不是越大越好，因?yàn)樵酱蟮碾娙菥哂懈蟮姆庋b，而更大的封裝可能引入
更大的ESL，ESL 的存在會(huì)引起在IC 引腳處的電壓抖動(dòng)（Glitching），這個(gè)可以通過(guò)V＝L
×（di/dt）公式來(lái)說(shuō)明，常見(jiàn)貼片電容的L 大約是1.5nH，那么V＝1.5nH×（1.62A/2ns）
=1.2V，考慮整個(gè)Bypass 回路的等效電感之后，實(shí)際電路中g(shù)litch 會(huì)小于該值。通過(guò)前人
做的一些仿真的和經(jīng)驗(yàn)的數(shù)據(jù)來(lái)看，退耦電容上的Glitch 與同時(shí)驅(qū)動(dòng)的總線數(shù)量有很大關(guān)
系。
因?yàn)镋SL 在高頻時(shí)覺(jué)得了電源線上的電流提供能力，我們采用第二種方法再次計(jì)算所需
的退耦電容量。這中方法是從Board Level 考慮單板，即從Bypass Loop 的總的感抗角度進(jìn)行電容的計(jì)算和選擇，因此更具有現(xiàn)實(shí)意義，當(dāng)然需要考慮的因素也就越多，實(shí)際問(wèn)題的解
決總是這樣，需要一些折中，需要一點(diǎn)妥協(xié)。
同樣使用上面的假設(shè)，電源系統(tǒng)的總的感抗最大：
Xmax＝（dV/dI）＝0.05/1.62=31m 歐；
在此，需要說(shuō)明我們引入的去耦電容是為了去除比電源的去耦電容沒(méi)有濾除的更高頻率
的噪聲，例如在電路板級(jí)參數(shù)中串聯(lián)電感約為L(zhǎng)serial＝5nH，那么電源的退耦頻率：
Fbypass＝Xmax/(2pi×Lserial)＝982KHz，這就是電源本身的濾波頻率，當(dāng)頻率高于此頻率
時(shí)，電源電路的退耦電路不起作用，需要引入芯片的退耦電容進(jìn)行濾波。另外引入另外一個(gè)
參數(shù)——轉(zhuǎn)折點(diǎn)頻率Fknee，該頻率決定了數(shù)字電路中主要的能量分布，高于該頻率的分量
認(rèn)為對(duì)數(shù)字電路的上升沿和下降沿變化沒(méi)有貢獻(xiàn)。在High-Speed Digital Design:A Hand
Book of Black Magic 這本書(shū)的第一章就詳細(xì)的討論了該問(wèn)題，在此不進(jìn)行詳細(xì)說(shuō)明。只是
引入其中推倒的公式：
Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns；
可見(jiàn)Fknee 遠(yuǎn)遠(yuǎn)大于Fbypass，5nH 的串聯(lián)電感肯定是不行了。那么計(jì)算：
Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH;
如前面提到的常見(jiàn)的貼片電容的串聯(lián)電感在1.5nH 左右，所需要的電容個(gè)數(shù)是：
N＝（Lserial/Ltot）=76 個(gè)，另外當(dāng)頻率降到Fbypass 的時(shí)候，也應(yīng)該滿足板級(jí)容抗
需要即：
Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF Celement=Carray/N=69nF;
電容選擇上都采用的MLCC 的電容進(jìn)行退耦，常見(jiàn)的MLCC 的電容因?yàn)榻橘|(zhì)的不同可以進(jìn)
行不同的分類，可以分成NPO 的第一類介質(zhì)，X7R 和Z5V 等的第二、三類介質(zhì)。EIA 對(duì)第二、
三類介質(zhì)使用三個(gè)字母，按照電容值和溫度之間關(guān)系詳細(xì)分類為：
第一個(gè)數(shù)字表示下限類別溫度：
X：－55 度；Y：－30 度；Z：＋10 度
第二個(gè)數(shù)字表示上限溫度：
4：＋65 度；5：＋85 度；6：105 度；7：125 度；8：150 度；
第三個(gè)數(shù)字表示25 度容量誤差：

P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％；
T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％
例如我們常見(jiàn)的Z5V，表示工作溫度是10 度～85 度，標(biāo)稱容量偏差＋22％/-82％，就
這玩意兒我們還大用特用啊。 介質(zhì)性能好的電容容量做不大，容量大的介質(zhì)常量不好，生
活啊，你怎么總是這么矛盾??！尤其重要的一點(diǎn)是MLCC 電容提供的電容值都是指靜電容量，
表示電容在很低的電壓下測(cè)試得到的電容量，當(dāng)電容的兩端的直流電壓在不超過(guò)電容耐壓下
加大時(shí)電容量將急劇下降，例如在某耐壓16V 的MLCC 電容的測(cè)試數(shù)據(jù)中有：
0V－－>100%，8V——>86%，12V——>68%，16V——55％。