適用于流水線ADC的高性能采樣/保持電路
介紹了一種利用雙采樣技術(shù)的高性能采樣/保持電路結(jié)構(gòu),電路應(yīng)用于10bits50MS/s流水線ADC設(shè)計中。電路結(jié)構(gòu)主要包含了增益自舉運算放大電路和柵壓自舉開關(guān)電路。增益自舉運算放大電路給采樣/保持電路帶來較高的增益和帶寬,柵壓自舉開關(guān)電路克服了多種對開關(guān)不利的影響。設(shè)計還采用了雙采樣技術(shù),使采樣/保持速率大大提高。設(shè)計在SMIC 0.18um工藝下實現(xiàn),工作電壓為1.8V,通過仿真驗證。本文設(shè)計的采樣/保持電路可以適用于高速高精度流水線ADC中。
1 引言
隨著現(xiàn)代電子技術(shù)迅猛發(fā)展,電子產(chǎn)業(yè)逐步形成了以數(shù)字為主的格局。數(shù)字信號處理 技術(shù)日漸成熟的同時, 對模擬信號和數(shù)字信號的轉(zhuǎn)換接口電路模數(shù)轉(zhuǎn)換器 (Analog-to-Digital Converter 簡稱ADC)的速度和精度方面的要求也越來越高[1]。ADC 的性能在整個信號處理系統(tǒng)中起到至關(guān)重要的作用,成為限制整個系統(tǒng)性能的瓶頸。在整個 ADC 系統(tǒng)中,前級采樣保持電路(sample-and-hold CIRCUIT 簡稱S/H)的性能直接影響到 后續(xù)電路對采樣保持信號處理的正確性,從而影響整個系統(tǒng)的性能,因此對其速度和精度要 求十分嚴格。S/H 電路的精度很大程度上取決于運放的增益,S/H 電路的帶寬則取決于運放 的帶寬,所以設(shè)計一個相對高增益、高帶寬的運放是整個ADC 設(shè)計的關(guān)鍵,本文采用的是增 益自舉運放結(jié)構(gòu),可以在增益和帶寬方面得到較好的效果。此外,隨著采樣的速度和精度的 不斷提高,簡單的CMOS 開關(guān)已經(jīng)不能滿足設(shè)計的需要,本文采用了柵壓自舉開關(guān)[2],可以 得到較好的采樣精度和線性度。針對運放的增益誤差和開關(guān)電路誤差所引起S/H 電路速度受 限的問題,在整個S/H 電路結(jié)構(gòu)方面采用了雙采樣技術(shù)[3],使同一周期內(nèi)的采樣保持工作由 原來的一次變?yōu)閮纱?,整個S/H 電路的速度得到極大的提高。
2 運放的設(shè)計
運放是S/H 電路中的核心模塊。CMOS 的運放主要包括四種常見結(jié)構(gòu):簡單兩級運算放大器、套筒式的共源共柵放大器、折疊式共源共柵放大器、增益自舉運算放大器[4,5]。比較 四種結(jié)構(gòu)的性能發(fā)現(xiàn),套筒式共源共柵在速度、功耗和噪聲方面具有優(yōu)勢,但是它的增益和 輸出擺幅有限,不適用于采樣增益電路中。折疊式共源共柵的速度較高,但其他四個性能參 數(shù)一般,也不采用。兩級運放最大的缺點是速度提升較為困難。增益自舉運放在增益、帶寬、 速度等方面表現(xiàn)較好。根據(jù)S/H 電路的設(shè)計要求,對運放的各參數(shù)的性能指標為:
綜合考慮這四種結(jié)構(gòu)的優(yōu)缺點以及S/H 電路對運放的要求,本文采用了增益自舉運放來作為S/H 電路中的核心模塊。
增益自舉運放在增益和帶寬方面都具有明顯的優(yōu)勢,基本的增益自舉運放為一個主運 放內(nèi)連接四個輔運放構(gòu)成,這種結(jié)構(gòu)在功耗和面積方面沒有優(yōu)勢。本文設(shè)計的增益自舉運放 只采用三個運放構(gòu)成,主運放采用全差分折疊共源共柵結(jié)構(gòu),考慮到匹配問題,兩個輔運放 也采用全差分折疊共源共柵結(jié)構(gòu)設(shè)計[6]。輔運放單位增益頻率的選擇根據(jù)經(jīng)驗[7]單位增益帶 寬應(yīng)大于主運放的-3dB 帶寬,這樣主運放就能保持原有的的高頻特性。具體電路布局如下 圖:
對運放采用SMIC0.18um 工藝庫進行仿真,得到仿真結(jié)果如下:
仿真波形如下圖所示:
3、柵壓自舉開關(guān)設(shè)計
在流水線結(jié)構(gòu)中,采樣模式的開關(guān)等效為一個阻抗為 Ron 的電阻,忽略體襯偏效應(yīng)的影響,Ron 的值為:
影響開關(guān)主要性能的因素包括:開關(guān)導通阻抗的非線性、開關(guān)電荷注入效應(yīng)以及時鐘 饋通效應(yīng)等。開關(guān)導通阻抗的非線性主要影響著無雜散動態(tài)范圍(spurious free dynamic range,SFDR);電荷注入效應(yīng)給電路引入了非線性;時鐘饋通效應(yīng)帶來了一個與輸入電壓 無關(guān)的固定失調(diào)。針對這些問題,設(shè)計選用了帶時鐘饋通補償結(jié)構(gòu)的柵壓自舉開關(guān)。
當時鐘 CLK 為高電平時,開關(guān)處于采樣狀態(tài),當CLK 為低電平時,開關(guān)處于保持狀 態(tài)。MS 為柵壓自舉開關(guān)中的開關(guān)管,DS 為引入的虛擬開關(guān),其作用是在時鐘由高變低的 時刻在輸出端產(chǎn)生一個補償電壓,用于補償時鐘饋通效應(yīng)帶來的影響。在開關(guān)電路中,電容 兩端電壓雖然在保持階段能夠被充到電源電壓值,但在采樣階段由于寄生電容的影響,使得 電容兩端電壓值產(chǎn)生變化,這將給開關(guān)電路帶來非線性。因此在設(shè)計時,對電容值的選取要 求較高。
4、雙采樣技術(shù)采樣保持電路
采樣保持電路是流水線 ADC 中至關(guān)重要的部分。特別是前端采樣保持電路,它將直接 影響到后續(xù)電路對采樣保持信號處理的正確性,從而影響整個系統(tǒng)的性能?;静蓸颖3蛛?路由開關(guān)和電容組成,電容翻轉(zhuǎn)結(jié)構(gòu)的采樣保持電路,在采樣時刻,電容C 采集輸入信號 量,在保持時刻電容C 輸出電壓為采樣時刻電壓,從而實現(xiàn)采樣保持。電容翻轉(zhuǎn)結(jié)構(gòu)在功 耗與噪聲較低,適用于該流水線結(jié)構(gòu)ADC 的設(shè)計。
通過研究電路的時序發(fā)現(xiàn),基本的采樣保持結(jié)構(gòu)在采樣周期,保持電路處于空閑,在 保持周期,采樣電路處于空閑,一個時鐘周期內(nèi)電路只能對輸入信號進行一次處理。雙采樣 結(jié)構(gòu)的采樣保持電路對電容翻轉(zhuǎn)結(jié)構(gòu)進行擴展,利用兩個采樣電容交替工作。在時鐘信號為高電平時刻,電容 C1 進行采樣,輸出端保持電容C2 的采樣信號;時鐘信號為低電平時刻, 電容C2 進行采樣,輸出端保持電容C1 的采樣信號。在一個時鐘周期內(nèi)兩個電容如此交替工 作,完成兩次采樣保持過程。
整體采樣保持電路采用SMIC0.18um 工藝,利用spectre 進行仿真。輸出的仿真結(jié)果為, 電路工作電壓1.8V,輸入信號頻率為800KHZ,采樣頻率為50MHZ。滿足流水線ADC 系統(tǒng)中 對采樣保持電路的設(shè)計要求,下圖為雙采樣技術(shù)的采樣保持電路仿真波形圖。
5、結(jié)束語
本文設(shè)計了一種采用雙采樣技術(shù)、全差分增益自舉運放和柵壓自舉開關(guān)的采樣保持電 路。采用增益自舉運放達到較好的增益和帶寬性能指標;采用柵壓自舉開關(guān)克服了開關(guān)導通 阻抗的非線性、開關(guān)電荷注入效應(yīng)以及時鐘饋通效應(yīng)等不良影響;雙采樣電路的使用使得采 樣速率達到同等結(jié)構(gòu)單采樣速率的兩倍。通過對這幾種結(jié)構(gòu)進行分析設(shè)計,最終得到的采樣 保持電路能夠滿足10bits50MS/s 的流水線ADC 的應(yīng)用。整個電路設(shè)計基于SMIC0.18um 工 藝,仿真結(jié)果表明,該采樣保持電路達到設(shè)計要求,能夠滿足中高精度高速流水線ADC 的 應(yīng)用。
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