低電壓、恒定增益、Rail-to-RailCMOS運(yùn)算放大器設(shè)計(jì)

本文設(shè)計(jì)了一種低電壓、恒定增益、Rail-to-Rail的CMOS運(yùn)算放大器,整個(gè)電路采用標(biāo)準(zhǔn)的0.6um CMOS工藝參數(shù)進(jìn)行設(shè)計(jì),并經(jīng)過(guò)HSPICE工具仿真,在3V的單電源工作電壓情況下,靜態(tài)功耗約為9.1mW,當(dāng)電路同時(shí)驅(qū)動(dòng)20pF電容和500Ω電阻的負(fù)載時(shí),電路的直流增益達(dá)到62dB,單位增益帶寬達(dá)到18MHz,相位裕度為50o。

關(guān)鍵詞：模擬集成電路;CMOS;運(yùn)算放大器

引言

隨著信息技術(shù)和微電子制作工藝技術(shù)的高速發(fā)展,器件的特征尺寸越來(lái)越小,由此構(gòu)成的集成電路的電源電壓也越來(lái)越低。1997年,半導(dǎo)體工業(yè)協(xié)會(huì)曾對(duì)未來(lái)十年CMOS電路的電源電壓發(fā)展趨勢(shì)作了預(yù)測(cè),如圖1所示。預(yù)計(jì)未來(lái)十年集成電路的電源電壓將降至1.5V,甚至更低。

形成這種發(fā)展趨勢(shì)的原因很多。其中主要有以下三方面原因：1、隨著集成制作工藝的發(fā)展,器件的特征尺寸將逐漸減小,相同工作電壓下小尺寸器件所承受的電場(chǎng)將逐漸增高,器件工作的安全性要求迫使工作電壓必須相應(yīng)降低,而電路集成規(guī)?；蚣擅芏戎鸩皆龃蟮氖聦?shí),導(dǎo)致大功耗、大發(fā)熱量的芯片出現(xiàn),同樣要求采用降低電源電壓來(lái)降低功耗。2、便攜式電子裝置的迅速發(fā)展及其呈現(xiàn)出的廣闊市場(chǎng),可植入人體的微功耗醫(yī)療電子部件的廣泛應(yīng)用等市場(chǎng)需求是對(duì)低電壓電路的有力牽引。3、全球興起的綠色環(huán)?！湍芎囊笠嗍前l(fā)展低電壓電路的重要?jiǎng)恿Α?BR>
雖然數(shù)字化處理技術(shù)已經(jīng)廣泛應(yīng)用于電子設(shè)備中,然而電子設(shè)備的原始信號(hào)均來(lái)自現(xiàn)實(shí)世界,如電磁記錄、揚(yáng)聲器、麥克風(fēng)、CCD、LCD、無(wú)線調(diào)制器和解調(diào)器等,它們所產(chǎn)生的信號(hào)都為模擬信號(hào),這些信號(hào)實(shí)現(xiàn)數(shù)字處理前必然要先經(jīng)過(guò)模擬信號(hào)處理（比如放大、A/D轉(zhuǎn)換等）,同時(shí)數(shù)字化處理后的信號(hào)作用于現(xiàn)實(shí)世界時(shí)仍需還原為模擬信號(hào)（比如D/A轉(zhuǎn)換、功率放大等）。因而即使在數(shù)字技術(shù)十分成熟的今天,模擬信號(hào)處理技術(shù)仍是無(wú)法回避,不能忽視的。而從集成技術(shù)的角度來(lái)看,單片數(shù)字系統(tǒng)集成制作的困難已成為過(guò)去,集成能力的進(jìn)一步提高,提出了完整的電子系統(tǒng)集成,即包含數(shù)、模混合信號(hào)處理的片上系統(tǒng)（SoC）的要求。CMOS已是當(dāng)今高密度集成的主流工藝,因此,低電壓CMOS模擬電路的設(shè)計(jì)研究已成為完整意義上的SoC的關(guān)鍵技術(shù)。

運(yùn)算放大器是模擬集成電路中的一個(gè)重要模塊,隨著電源電壓的降低,傳統(tǒng)的運(yùn)算放大器結(jié)構(gòu)已經(jīng)不能滿足設(shè)計(jì)指標(biāo)的要求,近十年來(lái),各種新結(jié)構(gòu)的低電壓運(yùn)算放大器已經(jīng)大量涌現(xiàn)出來(lái)。

本文設(shè)計(jì)了一種低電壓、恒定增益、Rail-to-Rail的CMOS運(yùn)算放大器結(jié)構(gòu),這種結(jié)構(gòu)具有以下特點(diǎn)：1)具有Rail-to-Rail的輸入和輸出;2)在整個(gè)共模輸入范圍內(nèi)具有恒定的增益; 3)具有驅(qū)動(dòng)低阻抗的能力; 4）具有較大的增益帶寬乘積等等。

運(yùn)算放大器的輸入級(jí)

低電壓Rail-to-Rail運(yùn)算放大器的設(shè)計(jì)難點(diǎn)集中在輸入級(jí)部分,因?yàn)檩敵黾?jí)可以采用簡(jiǎn)單的AB類輸出級(jí)來(lái)完成。

為了得到Rail-to-Rail的共模輸入電壓范圍,可以采用互補(bǔ)輸入級(jí)的結(jié)構(gòu),如圖2所示。NMOS輸入對(duì)在高的共模輸入電壓范圍內(nèi)導(dǎo)通,即

Vin,cm>Vss+Vgs,n+Vds,n (1)

而PMOS輸入對(duì)在低的共模輸入電壓范圍內(nèi)導(dǎo)通,即

Vin,cm>Vdd-Vgs,p-Vds,p (2)

從（1）（2）式中可以明顯的看出,當(dāng)共模輸入電壓范圍處于中間值時(shí),NMOS和PMOS輸入對(duì)將同時(shí)導(dǎo)通,這也就意味著這個(gè)區(qū)間的輸入級(jí)電流將增大一倍,根據(jù)下式:

其中K=μpCox(W/L)p=μnCox(W/L)n

所以互補(bǔ)輸入級(jí)的跨導(dǎo)也將增大一倍,進(jìn)而導(dǎo)致運(yùn)算放大器的增益在整個(gè)共模輸入電壓范圍內(nèi)不是恒定的,如圖3曲線1所示。

本文設(shè)計(jì)了一種具有恒定跨導(dǎo)的互補(bǔ)輸入級(jí)結(jié)構(gòu),該結(jié)構(gòu)思路簡(jiǎn)單并且有效地解決了上述互補(bǔ)輸入級(jí)跨導(dǎo)變化的問題,如圖4所示。

從上面的分析得知,為了使圖2所示的輸入級(jí)結(jié)構(gòu)在整個(gè)共模電壓范圍內(nèi)保持跨導(dǎo)一致,那么對(duì)應(yīng)于高和低的共模輸入電壓范圍內(nèi)的跨導(dǎo)就必須增大一倍,又根據(jù)式(3),電流IDSQ與Gm呈平方根的關(guān)系,所以相應(yīng)的尾電流就必須再增加三倍,圖4結(jié)構(gòu)正是基于這個(gè)原理之上的。

M1、M2和M3、M4分別組成PMOS、NMOS輸入對(duì),Iref1=Iref2=Iref提供相同的尾電流,M7、M8和M9、M10分別組成兩個(gè)1：3的電流鏡,M11、M12是兩個(gè)電流開關(guān)管,偏置電壓Vb1=Vb2=1.3V。因此,在共模輸入電壓從Vss到Vss+1.2V時(shí),PMOS對(duì)M1、M2導(dǎo)通（M3、M4截止）,同時(shí)M12導(dǎo)通（M11截止）,Iref2通過(guò)M12到達(dá)1：3的電流鏡M7、M8,M8的電流加上Iref1的尾電流,正好使電流增大到四倍,也即跨導(dǎo)增大到兩倍;在共模輸入電壓從Vdd-1.2V到Vdd時(shí),M3、M4導(dǎo)通（M1、M2截止）,Iref1通過(guò)M11到達(dá)1：3的電流鏡M9、M10,M10的電流加上Iref2的尾電流,也正好使電流增大到四倍,即跨導(dǎo)也增大到兩倍;在共模輸入電壓從Vss+1.4V到Vdd-1.4V時(shí),PMOS對(duì)和NMOS對(duì)同時(shí)導(dǎo)通,而電流開關(guān)管M11、M12截止,每個(gè)輸入對(duì)的電流都等于Iref。

圖3曲線2所示為上述互補(bǔ)輸入級(jí)結(jié)構(gòu)中共模電壓與跨導(dǎo)的關(guān)系,從圖中可以看出跨導(dǎo)在整個(gè)共模輸入電壓范圍內(nèi)基本保持不變,只是在兩個(gè)過(guò)渡區(qū)有大約15%的浮動(dòng),這是由于NMOS管和PMOS管不完全匹配造成的。

運(yùn)算放大器電路整體結(jié)構(gòu)與仿真結(jié)果

運(yùn)算放大器電路整體結(jié)構(gòu)如圖5所示,它由上面討論過(guò)的輸入級(jí)、中間的求和電路以及輸出驅(qū)動(dòng)器組成,其中輸出驅(qū)動(dòng)器由一個(gè)交叉級(jí)和一個(gè)輸出級(jí)組成。 整個(gè)電路采用標(biāo)準(zhǔn)的0.6um CMOS工藝參數(shù)進(jìn)行設(shè)計(jì),并經(jīng)過(guò)HSPICE工具仿真,得到如圖6、圖7所示的頻率響應(yīng)曲線。

整個(gè)電路在3V的單電源下工作,靜態(tài)功耗約為9.1mW,。當(dāng)電路同時(shí)驅(qū)動(dòng)20pF電容和500Ω電阻的負(fù)載時(shí),電路的直流增益達(dá)到62dB,單位增益帶寬達(dá)到18MHz,相位裕度為50o。

結(jié)語(yǔ)

本文設(shè)計(jì)了一種低電壓、恒定增益、Rail-to-Rail的CMOS運(yùn)算放大器,輸入級(jí)采用互補(bǔ)差分輸入級(jí)結(jié)構(gòu),通過(guò)電流開關(guān)控制原理使放大器在整個(gè)共模輸入電壓范圍內(nèi)保持恒定的增益,輸出級(jí)采用帶有彌勒補(bǔ)償?shù)幕パa(bǔ)共源輸出結(jié)構(gòu),得到Rail-to-Rail的對(duì)稱輸出擺幅。電路基于0.6um標(biāo)準(zhǔn)的CMOS工藝參數(shù)進(jìn)行設(shè)計(jì),并經(jīng)過(guò)HSPICE工具仿真,得到了很好的性能。