同時處理MCU和DSP的任務的嵌入式媒體處理器

現(xiàn)在一種嵌入式媒體處理器能夠同時處理MCU和DSP的任務，從而將那些熟悉用MCU方式進行應用開發(fā)的C程式師帶入一個新的領域，其中對代碼和資料流程的智慧管理會顯著提高系統(tǒng)的性能。這對于采用“已經(jīng)掌握”的編程方法和簡單的使用指令高速緩沖記憶體(cache, 簡稱快取記憶體)和資料快取記憶體來管理這些資料流程的程式師很有吸引力。然而，對媒體處理器的高性能直接記憶體訪問(DMA)能力應認真地考慮。因爲懂得在這些應用中對使用快取記憶體和DMA進行權衡將有助于更好地理解如何編程來優(yōu)化系統(tǒng)。

記憶體結構——對記憶體管理的要求

當今的媒體處理器具有分級的記憶體結構，用來平衡幾種不同容量和性能等級的記憶體。通常，離核心處理器最近的記憶體(稱爲“1級”或“L1”記憶體)以全時鐘速率工作，通常支援單時鐘周期指令的運行了高效地利用記憶體匯流排的帶寬，L1記憶體一般分爲指令段和資料段。通常，該記憶體被配置成SRAM或快取記憶體。對于那些許可權最高的應用，在一個單時鐘周期內(nèi)就能夠訪問片內(nèi)SRAM。對于要求較長代碼的系統(tǒng)，則可以提供附加的片內(nèi)和片外記憶體——同時增加了等待時間。

這種層次結構本身作用有限了適應僅配合低速外部記憶體的大部分應用，當今的高速處理器卻以很低的速度降級使用了提高性能，程式師可以人工地選擇將關鍵代碼移入或移出內(nèi)部SRAM。另外，將資料快取記憶體和指令快取記憶體加入這種結構使程式師能夠更方便地人工管理外部記憶體。快取記憶體減少了將指令和資料流程送入處理器內(nèi)核的人工管理傳送。這樣程式師無需考慮如何把資料和指令流送入處理器內(nèi)核，從而極大地簡化了編程模式。

指令記憶體管理——快取記憶體還是DMA?

對嵌入式媒體處理器市場的快速調(diào)查表明，核心處理器的速度大于或等于600 MHz。盡管這種性能可以開辟許多新應用，但只有在從內(nèi)部L1記憶體中讀取代碼時才能達到這種最高速度。當然，理想嵌入式處理器可以具有無限容量的L1記憶體，但這不切實際。因此，程式師在爲其實際系統(tǒng)優(yōu)化記憶體和資料流程時，必須考慮幾種可選方案以充分利用置于處理器內(nèi)的L1記憶體。讓我們來考慮一下其中的一些方案。

第一種方案同時也是最直接的方案，目標應用代碼可以完全放入L1指令記憶體。對于這種情況，程式師只需將應用代碼直接映射到該記憶體空間，無需特殊操作。這就是爲什麼包含MCU和DSP兩種功能的媒體處理器必然在這種體系架構支援的代碼密度方面具有獨特優(yōu)勢的原因。

第二種方案，采用一種快取記憶體機構允許程式師訪問更大容量、較低成本的外部記憶體。根據(jù)需要，這種快取記憶體可以作爲一種將代碼自動送入L1指令記憶體的方法。這種方法的主要優(yōu)點是程式師無需管理代碼移入和移出快取記憶體。當執(zhí)行線性代碼時，這種方法達到最好的效果。當執(zhí)行非線性代碼時，快取記憶體線可能會被替換得太頻繁，以致于不能提高即時性能。

指令快取記憶體實際上具有兩個作用。第一，它以更有效率的方式從外部記憶體中預取指令。第二，由于快取記憶體一般使用某種“最近使用的指令”的演算法，所以那些用得最頻繁的指令往往就被保持在快取記憶體中。這樣做很有好處，因爲存在L1快取記憶體中的指令能夠在一個單時鐘周期內(nèi)完成，就像指令在L1 SRAM中一樣。也就是說，如果該代碼一旦被取走，并且還沒有被覆蓋，即準備在下一個指令周期執(zhí)行該代碼。

大多數(shù)嚴格的即時程式師一般不相信這種快取記憶體能帶來最佳的系統(tǒng)性能。他們的理由是如果一系列指令在需要執(zhí)行的時候卻沒有在快取記憶體內(nèi)，將導致影響性能。采用快取記憶體鎖定機構能彌補這個問題。一旦將關鍵的指令裝入快取記憶體，快取記憶體線就被鎖住，因此指令不會被覆蓋。這樣，程式師就能夠在快取記憶體中保持他們所需指令，并且使該快取記憶體機構管理次要指令。

最后一種方案，通過使用一個獨立于處理器內(nèi)核的DMA通道將代碼移入或移出L1記憶體。當該處理器內(nèi)核在記憶體的一個存儲塊運行時，該DMA將代碼送入下一個存儲塊去執(zhí)行。這種方案通常被稱爲一種覆蓋技術。

雖然通過DMA將覆蓋代碼送入L1指令記憶體可以比快取記憶體方式提供更多的關鍵指令，但其代價是要增加程式師的工作量。換句話，程式師需要預先安排一種覆蓋代碼的方法和恰當?shù)嘏渲肈MA通道。對于一種能夠做有價值的額外管理程式的詳細計劃，這種性能仍然會提高。

資料記憶體管理

嵌入式媒體處理器的資料記憶體結構對于整個系統(tǒng)性能的重要性等同于指令時鐘速度的重要性。因爲在多媒體應用中的任一時間經(jīng)常會有多個資料傳送任務同時進行，所以其匯流排結構必須支援內(nèi)核和DMA對所有外部和內(nèi)部記憶體塊的訪問。對DMA控制器和內(nèi)核之間的沖突進行自動處理是非常關鍵的，否則性能將大大降低。首先要求在內(nèi)核與DMA之間的建立DMA控制器，然后當要進行處理的資料已經(jīng)準備時再應該回應中斷。