基于ARM內(nèi)核SoC的FPGA 驗(yàn)證環(huán)境設(shè)計(jì)方法

　　圖2 中外圍電路的主要功能是驗(yàn)證SoC 中各個(gè)接口IP 模塊能否與ARM7TDMI 核、外部接口單元、硬件驅(qū)動(dòng)軟件和實(shí)時(shí)操作系統(tǒng)協(xié)調(diào)高效地工作。由于接口(如USB 接口、UART/ IrDA 接口、SPI 和LCD 接口等) 電路結(jié)構(gòu)比較簡(jiǎn)單，且很多資料都有介紹，在設(shè)計(jì)時(shí)，除了注意通用的設(shè)計(jì)規(guī)則和印制電路板(PCB) 布局布線(xiàn)外，沒(méi)有特別的要求(總結(jié)構(gòu)框圖中所有外圍電路都在該開(kāi)發(fā)驗(yàn)證系統(tǒng)中調(diào)試成功) ，同時(shí)，為了便于分析各個(gè)被驗(yàn)證的IP 模塊在任意時(shí)刻的狀態(tài)， 我們將APEX20K1500E 的大多數(shù)I/ O 引腳都引出到PCB 上，以方便SoC 開(kāi)發(fā)人員使用邏輯分析儀進(jìn)行信號(hào)實(shí)時(shí)采集和分析，也可讓信號(hào)發(fā)生器產(chǎn)生一些特定信號(hào)通過(guò)以供系統(tǒng)調(diào)試使用。該開(kāi)發(fā)系統(tǒng)在PCB 的設(shè)計(jì)時(shí)還特別注意了電磁干擾的屏蔽。

　　圖2 　驗(yàn)證平臺(tái)結(jié)構(gòu)框圖 　　

　　電路設(shè)計(jì)

　　電源的設(shè)計(jì)

　　擁有符合FPGA 要求的電壓對(duì)該驗(yàn)證環(huán)境的設(shè)計(jì)十分重要。根據(jù)SoC 的發(fā)展趨勢(shì)和APEX20K1500E增強(qiáng)型I/ O的特點(diǎn)，該平臺(tái)選用2 . 5V內(nèi)核電壓和3. 3 V 的I/ O 電壓，同時(shí)提供2. 5 V 和1. 8 V 可選電壓，以滿(mǎn)足SoC 更低電壓、更低功耗的發(fā)展要求，方便以后重復(fù)使用。

　　時(shí)鐘信號(hào)電路的設(shè)計(jì)時(shí)鐘電路如圖3 所示。

　　ARM7TDMI 核有2 個(gè)時(shí)鐘:存儲(chǔ)器時(shí)鐘MCLK 和內(nèi)部TCK產(chǎn)生的時(shí)鐘DCLK。在正常操作期間，內(nèi)核由MCLK 供給時(shí)鐘， 內(nèi)部邏輯保持DCLK 為低。當(dāng)ARM7TDMI 核處于調(diào)試狀態(tài)(nWAIT 必須為高) 時(shí)，內(nèi)核在TAP 狀態(tài)機(jī)控制下由DCLK供給時(shí)鐘，且MCLK可以自由運(yùn)行。所選時(shí)鐘在信號(hào)ECLK上輸出，以便外部系統(tǒng)使用。在監(jiān)控模式下，內(nèi)核由MCLK供給時(shí)鐘，且不使用DCLK。所以，首先應(yīng)供給存儲(chǔ)器時(shí)鐘MCLK。由于該系統(tǒng)除了擁有ARM7TDMI 核外，還包括電源管理模塊、復(fù)位管理模塊、狀態(tài)和控制寄存器等，應(yīng)當(dāng)額外供給時(shí)鐘MCLK1 和MCLK2。用以驗(yàn)證可復(fù)用IP 的芯片APEX20K，也需要提供至少2 個(gè)時(shí)鐘(FP2GA2CLK1 和FPGA2CLK2)；用做配置芯片的PLD 也需要提供一個(gè)時(shí)鐘(PLD2CLK) ；各個(gè)FPGA 和整個(gè)FPGA電路設(shè)計(jì)都采用全局時(shí)鐘控制方式，所有的時(shí)鐘都是由ICS525201 芯片產(chǎn)生，該芯片是一種可調(diào)時(shí)鐘芯片。