基于ARM內核SoC的FPGA 驗證環(huán)境設計方法
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a) 預充電命令的發(fā)出要求:在時鐘周期的上升沿處CS、RAS、WE 為低，CAS 為高。
b) 自刷新命令的發(fā)出要求:在時鐘周期的上升沿處CS、RAS、CAS 和CKE 保持低，WE 為高。
c) 模式寄存器的激活:在時鐘的上升沿處RAS、CAS、CS 和WE 為低。
剛開始時，外部端口根本不能出現有用的波形，通過AMBA 總線的一些控制線能夠正確地引出，從而排除了該驗證平臺原理的正確性和PCB 上的硬件可靠性的疑問，再將內部狀態(tài)機的各個信號采出進行分析后，發(fā)現狀態(tài)機設計得不能工作，經過修改代碼后，重新采集端口信號如圖6 所示。
圖6 預充電、自刷新
從圖6 中tr 線處的時序看出，上電后滿足預充電命令的要求，緊接著是8 個自刷新命令，最后是模式寄存器的設置，命令字為020H( 00100000B) ，即CASLatency 設置為2 個時鐘周期， Addressing Mode 為Sequential 模式， Burst Length 為1 個數據訪問模式，模式設置命令通過地址線a02a9 發(fā)出，如圖7 所示。
圖7 模式設置
將該SDRAM的地址映射成為從30000000 的地址空間開始的地址，利用SDRAM驅動程序(協(xié)同調試時，應通過實時操作系統(tǒng)進行SDRAM 的讀寫) ， 向以30000000 開始的地址空間連續(xù)寫入300 個從數據0 遞增到299 的數，截取中間一段波形如圖8 所示。圖6～圖8 中各信號如下:clk 為同步時鐘，圖中是10 MHz ;cse 為EMI 的8 個片選信號之一，即SDRAM的片選信號cs；ras 和cas 為SDRAM 的控制信號；we 為SDRAM 的讀寫控制信號；bank021 為SDRAM 的4 個bank 選擇控制信號；sd10 為既是SDRAM 的控制信號又是地址信號a10；a0211 為不包括a10 的地址信號；dqm021 為字節(jié)選擇信號；d027 為低位數據線。
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