基于ARM內(nèi)核SoC的FPGA 驗(yàn)證環(huán)境設(shè)計(jì)方法
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圖3 時鐘電路
時鐘頻率f CLK用下式調(diào)節(jié)：
式中：f i 為輸入頻率；v 為4～511 中的自然數(shù)；r 為0～127 中的自然數(shù)；OD 值由S[0 ，1 ，2 ]的3 位決定，S2S1S0的組合為：000 對應(yīng)十進(jìn)制10 ，001 對應(yīng)2 ，010 對應(yīng)8 ，011 對應(yīng)4 ，100 對應(yīng)5 ，101 對應(yīng)7 ，110 對應(yīng)9 ，111 對應(yīng)6。注意:時鐘電路的頻率調(diào)節(jié)最終通過驅(qū)動軟件進(jìn)行各個參數(shù)的配置，在FPGA 內(nèi)應(yīng)有相應(yīng)的配置寄存器，同樣，下面的復(fù)位控制模塊也應(yīng)有復(fù)位配置。
復(fù)位電路的設(shè)計(jì)
復(fù)位信號包括接口模塊中的外部硬件按鍵復(fù)位信號reset 、上電復(fù)位信號power on reset 、聯(lián)合測試訪問專家組(JTAG) 復(fù)位信號nTRST 和軟件調(diào)試復(fù)位信號nSRST。以上幾個信號都是必須的常用復(fù)位信號，但ARM7TDMI 核只提供了兩個復(fù)位信號接口reset 和nTRST ，為此，以上4 個信號必須加入適當(dāng)?shù)倪壿嬰娐肥蛊渥罱K形成2 個復(fù)位信號，復(fù)位信號通路必須滿足復(fù)位時序要求且與時鐘信號通路一樣越短越好。
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