一種通用數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案

　　2.5 電氣隔離設(shè)計(jì)

　　由于該系統(tǒng)為模擬/數(shù)字混合信號(hào)系統(tǒng)，電路中的噪聲會(huì)對(duì)數(shù)模和模數(shù)轉(zhuǎn)換精度造成影響，因此在電路的實(shí)現(xiàn)上應(yīng)該對(duì)板卡芯片進(jìn)行降噪和隔離保護(hù)，這樣既避免了不同信號(hào)之間的相互影響，提高了系統(tǒng)的共模抑制能力，也使得一些比較昂貴的芯片不會(huì)因?yàn)橥獠啃盘?hào)的不穩(wěn)定而燒毀。

　　傳統(tǒng)的隔離方式是對(duì)每個(gè)通道都使用電容耦合模擬隔離芯片ISO124等進(jìn)行隔離。這類隔離方式其輸入和輸出分別由兩組直流電源供電，而且存在較大的漂移，輸出信號(hào)通常存在紋波，尤其當(dāng)信號(hào)比較小時(shí)，輸出的相對(duì)誤差會(huì)增大。因此，還需要對(duì)輸出信號(hào)進(jìn)行濾波、調(diào)零等調(diào)理措施，使得系統(tǒng)電路比較復(fù)雜。

　　光電耦合器性能優(yōu)越，具有良好的抗干擾能力，因而被廣泛地應(yīng)用于輸入和輸出信號(hào)的電氣隔離。使用HCPL2630 等高速光耦進(jìn)行光耦隔離，只需要一組直流供電電源，電路十分簡(jiǎn)單。其良好的電絕緣能力和抗干擾能力使得模擬地和數(shù)字地分開，消除了共模電壓影響。系統(tǒng)選用串行而非并行的ADC和DAC，只需要隔離三路的SPI總線數(shù)字信號(hào)，這樣進(jìn)一步簡(jiǎn)化了電路設(shè)計(jì)。

　　3 軟件設(shè)計(jì)

　　3.1 FPGA邏輯

　　FPGA智能板卡是整個(gè)數(shù)據(jù)采集系統(tǒng)的核心，由其產(chǎn)生和發(fā)送DAC與ADC的SPI接口和工作時(shí)序。其內(nèi)部的邏輯單元主要包括：DAC 控制器、ADC 控制器、接口單元等。DAC 和ADC 控制器是FPGA 內(nèi)部的主要執(zhí)行單元，它按照DAC和ADC工作時(shí)序進(jìn)行相應(yīng)的工作。

　　DAC 控制器：對(duì)于發(fā)送過(guò)程，在建立周期，DAC 控制器初始化控制信號(hào)CS(置“1”);在命令周期，使能CS信號(hào)(置“0”)，同時(shí)按照時(shí)鐘節(jié)拍，將16 b 命令字以串行方式發(fā)送至DAC;在采樣周期，對(duì)CS信號(hào)進(jìn)行保持;轉(zhuǎn)換周期，置位CS信號(hào)(置“1”);對(duì)于接收過(guò)程，在建立周期LDAC處于鎖定狀態(tài)(置“1”);在接收周期，以串行方式接收上次轉(zhuǎn)換的16 b數(shù)據(jù);在存儲(chǔ)周期，控制器將LADC置“0”，改變寄存器內(nèi)容;在空閑周期，復(fù)位LADC(置“1”)恢復(fù)寄存器的鎖定狀態(tài)。

　　ADC 控制器：對(duì)于發(fā)送過(guò)程，在建立周期，ADC 控制器初始化控制信號(hào)CS(置“l(fā)”);在命令周期，使能CS信號(hào)(置“0”)，同時(shí)按照時(shí)鐘節(jié)拍，將16 b 命令字以串行方式發(fā)送至ADC;在采樣周期，對(duì)CS信號(hào)進(jìn)行保持;在轉(zhuǎn)換周期，置位CS信號(hào)(置“1”)，并載入下一通道的命令字，同時(shí)，計(jì)算下一次接收數(shù)據(jù)的存儲(chǔ)地址。對(duì)于接收過(guò)程，在建立周期，控制器清零各接收寄存器，同時(shí)復(fù)位內(nèi)部RAM的寫信號(hào)WR(置“0”);在接收周期，控制器按照時(shí)鐘節(jié)拍，接收ADC 上一次轉(zhuǎn)換的14 b 串行數(shù)據(jù);在存儲(chǔ)周期，控制器使能WR 信號(hào)(置“1”)，并將接收到的數(shù)據(jù)寫入ADC通道對(duì)應(yīng)的RAM 單元;在空閑周期，控制器復(fù)位WR信號(hào)(置“0”)。

　　3.2 LabVIEW程序設(shè)計(jì)

　　根據(jù)FPGA內(nèi)部的邏輯單元結(jié)構(gòu)和功能，通過(guò)NI公司的LabVIEW圖形化編程開發(fā)平臺(tái)對(duì)上述邏輯進(jìn)行了設(shè)計(jì)，并進(jìn)行了功能仿真。給出ADC 控制器LabVIEW程序?qū)崿F(xiàn)，如圖6所示。

　　NI公司的LabVIEW 圖形化編程開發(fā)平臺(tái)具有一系列的優(yōu)點(diǎn)，它不同于VHDL等基于時(shí)序的語(yǔ)言，而是一種基于信號(hào)流向的語(yǔ)言，程序運(yùn)行過(guò)程和真實(shí)硬件電路運(yùn)行原理相似，用LabVIEW編程的過(guò)程就像設(shè)計(jì)電路圖一樣。另外它有不需要預(yù)先編譯就存在語(yǔ)法檢查和調(diào)試過(guò)程使用的數(shù)字探針，其豐富的函數(shù)、數(shù)值分析、信號(hào)處理和設(shè)備驅(qū)動(dòng)等功能，都是十分優(yōu)越的。LabVIEW將廣泛的數(shù)據(jù)采集、分析與顯示功能集中在了同一個(gè)環(huán)境中，可以在自己的平臺(tái)上無(wú)縫地集成一套完整的應(yīng)用方案。

　　將由LabVIEW 圖形化編程開發(fā)平臺(tái)通過(guò)FPGA 生成的正弦信號(hào)經(jīng)D/A 電路輸出，經(jīng)過(guò)A/D 電路進(jìn)行采集。分別選定四路不同的D/A 通道和A/D 通道進(jìn)行輸出和輸入顯示，圖形一致，程序運(yùn)轉(zhuǎn)正常，波形顯示清晰。限于DAC 和ADC 轉(zhuǎn)換速度，采集到的波形存在著微小的相位延遲。如圖7所示。

　　4 結(jié)語(yǔ)

　　基于NI公司FPGA 板卡的通用數(shù)據(jù)采集系統(tǒng)方案的設(shè)計(jì)與實(shí)現(xiàn)。通過(guò)實(shí)例證實(shí)了該系統(tǒng)可靠性、實(shí)時(shí)性、快速性比較好，使得數(shù)據(jù)處理能力得到了極大的提高，可完全勝任大容量、高精度數(shù)據(jù)的高速采集。對(duì)于采集到的信號(hào)可以進(jìn)行實(shí)時(shí)處理或保存，也可通過(guò)串行口將其送至上位機(jī)進(jìn)行后續(xù)分析處理。對(duì)于不同應(yīng)用場(chǎng)合，在FPGA的邏輯單元足夠的情況下可以很簡(jiǎn)便地依據(jù)實(shí)際情況對(duì)其做相應(yīng)調(diào)整，具有較強(qiáng)的通用性，實(shí)用價(jià)值比較高。